流水線(xiàn)技術(shù)在基于FPGA的DSP運算中的應用研究

2 基于FPGA實(shí)現DSP流水線(xiàn)設計中應注意的其他問(wèn)題
2．1 流水線(xiàn)設計方法的選擇
流水線(xiàn)設計可分為原理圖和VHDL兩種基本方法。
如前所述，用原理圖輸入法設計時(shí)，為提高設計效率，應充分利用帶有LPM_PIPELINE的LPM模塊，并利用QuartusII(提供了40多種LPM函數)編譯器給出的LPM PIPELINE最佳數值(即最佳流水線(xiàn)級數)，設定最佳LPM_PIPEINE值。
在無(wú)合適的I PM模塊可用時(shí)，需要用VHDL作為設計輸入。
流水線(xiàn)技術(shù)的實(shí)質(zhì)就是在適當的地方加入寄存器，將前面的運算結果或輸入數據暫存，并在下一個(gè)時(shí)鐘到來(lái)時(shí)，將寄存值作為后一級運算的輸入。因此在用VHDL描述流水線(xiàn)時(shí)，只需對不含流水線(xiàn)的運算器描述代碼作適當改寫(xiě)，施加必要的設計約束即可實(shí)現。一般通過(guò)在進(jìn)程中加入WAIT語(yǔ)句或IF_THEN語(yǔ)句來(lái)測試敏感信號邊沿，實(shí)現寄存器或鎖存器。
如使用WAIT語(yǔ)句，常用的描述形式為：
PROCESS
BEGIN
wait until clk’event and clk=’1’； (上升沿觸發(fā))
reg=x；
END PROCESS；
其中的x是指輸入到所加流水線(xiàn)寄存器reg中的數據。
使用IF_THEN語(yǔ)句，常用描述方式為：
IF(clk’event and clk=’1’) THEN…
另外，用VHDL設計輸入時(shí)也可以利用Altera所提供的LPM函數，但必須在設計實(shí)體前使LPM庫可現，即加入以下語(yǔ)句：
LIBRARY lpm；
USE lpm．lpm_components．ALL；
2．2 流水線(xiàn)的首次延時(shí)和寄存器的觸發(fā)時(shí)間
對圖1所示系統進(jìn)行延時(shí)分析，圖中組合邏輯的延遲包括兩級，合理設計的流水線(xiàn)結構中，其延遲時(shí)間應大致相等，設為2Tpd，插入每級寄存器組的觸發(fā)時(shí)間為T(mén)co。因此，從輸入到輸出總的等待時(shí)延為：TDl=2(Tpd+Tco)，稱(chēng)為流水線(xiàn)設計的首次延時(shí)(First Latency)。對于連續的運算，由于加上寄存器組后，每級計算后的中間結果都能暫時(shí)保存，下一個(gè)時(shí)鐘到來(lái)時(shí)，可以直接參與下一級邏輯運算，無(wú)需等待從系統的輸入端傳來(lái)數據。因此，第二個(gè)結果及以后的運算結果的獲得只需要一個(gè)時(shí)鐘周期，等待的時(shí)延為：TD2=Tpd+TCO。
可見(jiàn)，流水線(xiàn)設計的首次延時(shí)與流水線(xiàn)正常延時(shí)相比要長(cháng)得多。所以在選擇是否采用流水線(xiàn)技術(shù)時(shí)，要分析DSP運算的頻率。當需要進(jìn)行連續運算(即流水線(xiàn)一直是滿(mǎn)負荷)時(shí)，采用流水線(xiàn)可以大大提高數據吞吐率；但如果只是偶爾需要加、乘運算，由于首次延時(shí)大于非流水線(xiàn)方式下的pin to pin延時(shí)，流水線(xiàn)應用效果變差，而且還犧牲了額外的芯片資源，所以不推薦使用流水線(xiàn)。在FPGA／CPLD中，器件的延時(shí)Tpd要比寄存器的觸發(fā)時(shí)間TCO長(cháng)得多，一般分析流水線(xiàn)吞吐延時(shí)可以忽略TCO。但是在高速運算場(chǎng)合或流水線(xiàn)技術(shù)較多時(shí)(如視頻信號處理或無(wú)線(xiàn)通信中的數據處理)，TCO與Tpd相比已不可忽略，必須仔細選擇流水線(xiàn)的級數，防止TCO的影響造成流水線(xiàn)的瓶頸。
2．3 嵌入式存儲器塊資源的充分利用
在FPGA器件中，嵌入式存儲器塊(Embedded Memory)是為支持各種存儲器應用和DSP應用提供的專(zhuān)門(mén)資源。如Altera公司FLEX10K系列器件提供了3個(gè)嵌入式陣列塊EAB，每個(gè)EAB提供可靈活設置的2048位RAM，Cyclone系列提供了數十個(gè)M4K資源，每個(gè)M4K提供4608位RAM，可單獨使用，也可組合使用。使用EAB或M4K構建運算器如乘法器，實(shí)質(zhì)是構成乘法查找表，其運算速度比采用LPM的乘法器速度更快，只是由于資源有限，只能實(shí)現小型乘法器。如能把基于嵌入式陣列塊的小型乘法器和流水線(xiàn)技術(shù)相結合，則能夠實(shí)現運算量和速度的進(jìn)一步提高。
2．4 控制流水線(xiàn)和數據流水線(xiàn)的劃分
由于數字信號處理系統復雜性的不斷提高，在利用流水線(xiàn)技術(shù)實(shí)現DSP運算設計時(shí)，還有一個(gè)需要考慮的問(wèn)題就是控制流水線(xiàn)和數據流水線(xiàn)的劃分問(wèn)題。如在高速數據采集與處理系統中，采樣數據的處理主要涉及DSP運算，可以歸入數據流水線(xiàn)。各輸入通道傳感器與信號調理電路的選通控制、模數轉換、數據緩沖與傳送、數據運算控制則需要主控芯片完成，如圖2所示。高速主控芯片可以選用FPGA器件，采用流水線(xiàn)技術(shù)，將數據采集與處理過(guò)程中的通道選擇、模數轉換、數據緩沖與發(fā)送、數據運算四部分的控制過(guò)程設計為四級流水線(xiàn)進(jìn)程，以減少數據采集與處理的平均作業(yè)時(shí)間，實(shí)現高速率的數據采集。主控芯片的流水線(xiàn)技術(shù)可以歸入控制流水線(xiàn)范疇。

3 結論
通過(guò)實(shí)驗對比，驗證了利用流水線(xiàn)技術(shù)可以實(shí)現基于FPGA器件的高速DSP運算。在具體運算器設計中要通過(guò)綜合過(guò)程，比較和優(yōu)選流水線(xiàn)級數以滿(mǎn)足速度和資源優(yōu)化的需要。DSP系統在進(jìn)行流水線(xiàn)設計時(shí)要根據運算頻率明確用否流水線(xiàn)，合理劃分控制流水線(xiàn)和數據流水線(xiàn)，還要注意合理選用原理圖和VHDL描述，充分利用帶有LPM_PIPELINE的LPM和EAB(M4K)等資源，最大限度提高系統數據吞吐率和設計效率。