10bit 60MsPs 15mW流水線(xiàn)ADC的設計
加入技術(shù)交流群
本設計采用4級2．5 bit加一個(gè)2 bit Flash的ADC結構。由于運放共享技術(shù)的引入，運放的數量從原來(lái)的4個(gè)減少到了2個(gè)，因而大大減小了功耗，優(yōu)化了設計。其運放共享技術(shù)原理圖如圖3所示，與傳統流水線(xiàn)ADC相比，它只是添加了開(kāi)關(guān)ISO1租ISO2來(lái)對運放的輸入進(jìn)行切換。但開(kāi)關(guān)ISO1和ISO2的引入又會(huì )引發(fā)其他問(wèn)題，如ISO1和ISO2的開(kāi)關(guān)電阻會(huì )加大信號通路的阻值，同時(shí)，這些電阻和寄生電容的結合會(huì )產(chǎn)生一個(gè)零點(diǎn)，而這會(huì )引起閉環(huán)電路的過(guò)沖和震蕩。所以，必須對這些開(kāi)關(guān)進(jìn)行優(yōu)化，以減小過(guò)沖并避免震蕩。增加開(kāi)關(guān)的尺寸可以減小開(kāi)關(guān)的阻值，但是又會(huì )增加寄生電容，減小反饋系數，降低閉環(huán)的帶寬，導致閉環(huán)速度降低。本文引用地址：http://dyxdggzs.com/article/188469.htm
3 運放的具體設計
在選取運放結構時(shí)，需要對運放增益、帶寬、輸出擺幅、速度、功耗和穩定性等方面進(jìn)行綜合考慮和折中。隨著(zhù)工藝尺寸的不斷縮小和供電電壓的不斷降低，兩級運放比單級運放具有更高的增益和輸出范圍。但是，在速度、功耗、共模反饋，特別是穩定性方面，兩級運放也有著(zhù)明顯的缺陷。本設計中的信號輸入范圍為500mVpp，這樣，折疊式運放(folded-cascode op-amp)已經(jīng)足以滿(mǎn)足擺幅的要求。但為了達到低功耗，高速度，高直流增益以及非常良好的穩定性，本設計在第一、二級所用的運放采用折疊式增益增強結構(gain boosting)。其電路結構原理圖如圖4所示。
為了避免出現慢建立(slow settling)和不穩定，輔助運放的單位增益帶寬ωadd必須滿(mǎn)足：
βωμωaddωp2 (3)
式中，ωμ表示主運放的單位增益帶寬，ωp2表示主運放的次極點(diǎn)。
4 仿真結果
筆者在SMIC 0．13μm CMOS工藝下，對整個(gè)ADC進(jìn)行了瞬態(tài)仿真。在60MHz采樣頻率下，其輸入幅度為475mV的正弦信號。那么，在輸入頻率為9MHz時(shí)。即可得到圖5所示的FFT頻譜圖。圖中，信號的有效比特數(ENOB)為9．67bit，無(wú)雜散動(dòng)態(tài)范圍(SFDR)為75．2 dB。整個(gè)ADC的功耗為15 mW?？梢詽M(mǎn)足模擬電路高線(xiàn)性度和低功耗的要求。
5 結束語(yǔ)
本文給出了一種高性能低功耗流水線(xiàn)ADC設計方法，它對比較器進(jìn)行了特殊處理，并去除了采樣保持電路，同時(shí)引入運放共享技術(shù)，使電路所需的運放數目比傳統流水線(xiàn)ADC減少了一半，從而大大降低了功耗。該ADC電路在1．2 V供電電壓下，采樣率可達60 MHz，ENOB為9．67 bit，功耗為15 mW。
評論