基于DDS的信號模擬器設計

2 測試結果
本文設計的DDS信號模擬器輸出最大頻率受到D／A轉換器輸出建立時(shí)間的限制，因為外接存儲器的數據讀取時(shí)間為15 ns，可編程邏輯器件FPGA的最大時(shí)鐘頻率可達120 MHz。相位累加器的字長(cháng)為31位，用于尋址波形數據存儲器的地址信號為13位；編程產(chǎn)生的正弦波的輸出的頻率范圍是0～120 MHz。其中產(chǎn)生的正弦波如圖8所示，但是隨著(zhù)時(shí)間的增長(cháng)，噪聲會(huì )加大如圖9所示。

3 結束語(yǔ)
本文結合DDS信號模擬器的工作原理從理論和實(shí)際2個(gè)方面，對直接數字頻率合成技術(shù)(DDS)進(jìn)行了研究。
首先通過(guò)對DDS信號模擬工作理論分析，再通過(guò)對DDS射頻信號產(chǎn)生電路的研究實(shí)驗使得微波信號和變頻信號在微波變頻器上混頻，產(chǎn)生載頻信號，再者使得調制包絡(luò )信號和調制脈沖對載頻信號進(jìn)行調制，形成雷達信號，然后經(jīng)天線(xiàn)輸出。最后結合理論分析的結論，通過(guò)測試實(shí)驗得出了系統的性能以及帶寬線(xiàn)性調頻和帶寬10點(diǎn)跳頻的過(guò)程最終輸出了雷達視頻脈沖輸出波形，基本實(shí)現了設計的要求。