基于FPGA的多路正弦波信號發(fā)生器專(zhuān)用芯片設計
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本設計采用OR1200處理器作為主控制器，通過(guò)Wishbone總線(xiàn)將3個(gè)DDS模塊、UART控制器模塊、片內RAM模塊連接到系統中，構建出一個(gè)硬件平臺；然后對OR1200進(jìn)行軟件編程，使UART控制器接收專(zhuān)用芯片外部異步串口傳送的數據，將這些數據進(jìn)行處理后傳送到DDS模塊相應寄存器，從而產(chǎn)生特定頻率相位的正弦波信號；最后將程序固化到片內RAM中，在FPGA上實(shí)現多路正弦波信號發(fā)生器專(zhuān)用芯片的設計。
1 理論分析
直接數字頻率合成技術(shù)是20世紀60年代末出現的第三代頻率合成技術(shù)。該技術(shù)從相位概念出發(fā)，以Nyquist時(shí)域采樣定理為基礎，在時(shí)域中進(jìn)行頻率合成。DDS頻率轉換速度快、頻率分辨率高，并在頻率轉換時(shí)可保持相位的連續，因而易于實(shí)現多種調制功能。DDS是全數字化技術(shù)，其幅度、相位、頻率均可實(shí)現程控，并可通過(guò)更換波形數據靈活實(shí)現任意波形。本設計實(shí)現頻率相位可控的正弦波輸出。所用DDS IP軟核原理框圖如圖1所示(未給出時(shí)鐘和復位信號)。
圖1中，ftw_i為頻率控制字，phase_i為相位控制字，ampl_o為正弦波信號幅度輸出，phase_o為正弦波信號相位輸出。本設計中頻率控制字的位寬為32位，選用的ROM波形數據為10×10結構，因此相位控制字的位寬為10位，正弦波幅度輸出位寬也為10位。
圖1中第1個(gè)加法器和第1個(gè)單位延時(shí)電路構成相位累加器。它在時(shí)鐘的控制下以步長(cháng)ftw_i做累加，輸出的N位二進(jìn)制碼與M位相位控制字phase_i相加作為波形ROM的地址。由于在ROM中存取的是1/4周期的正弦波形數據，因此，根據正弦波不同的象限，由相位控制字的2個(gè)最高有效位(MSB)來(lái)控制是否對波形ROM地址進(jìn)行移位或者對幅度輸出進(jìn)行反相，最終輸出10位的正弦波數字信號。
頻率相位值從UART串口輸入，OR1200處理器根據式(1)和式(2)對數據進(jìn)行處理得出頻率相位控制字，賦給相應DDS模塊的頻率相位寄存器，從而輸出特定頻率相位的正弦波信號[1]。
2 專(zhuān)用芯片硬件設計
2.1 專(zhuān)用芯片總體結構設計
正弦波信號發(fā)生器專(zhuān)用芯片的結構框圖如圖2所示。Wishbone總線(xiàn)是整個(gè)硬件平臺的系統總線(xiàn)，OR1200處理器的數據BIU(Bus Interface Unit)和指令BIU作為Wishbone總線(xiàn)的主設備，UART控制器、3個(gè)DDS模塊以及FPGA片上RAM作為Wishbone總線(xiàn)的從設備，它們通過(guò)Wishbone總線(xiàn)連接到系統中。OR1200是整個(gè)硬件平臺的主控制器，控制該專(zhuān)用芯片配置數據的讀入與轉換。UART控制器模塊主要實(shí)現該專(zhuān)用芯片與外部異步串口的通信，負責讀入配置數據。3個(gè)DDS模塊是產(chǎn)生正弦波信號的核心模塊，根據頻率控制字和相位控制字產(chǎn)生特定頻率相位的正弦波信號。FPGA片上RAM作為該專(zhuān)用芯片的片內RAM，系統軟件要固化在RAM中。OR1200處理器、Wishbone總線(xiàn)、UART控制器模塊及片內RAM模塊的時(shí)鐘直接連到外部時(shí)鐘源上，3個(gè)DDS模塊的時(shí)鐘由外部時(shí)鐘源通過(guò)PLL倍頻得到。本專(zhuān)用芯片為低電平復位。
2.2 OR1200處理器
OpenRISC1200處理器(簡(jiǎn)稱(chēng)OR1200)是Opencores組織發(fā)布維護的基于GPL并屬于OpenRISC1000序列的一款RISC處理器。OR1200是32位RISC，它具有哈佛結構、5級整數流水線(xiàn)，支持虛擬內存(MMU)，帶有基本的DSP功能，并且外部數據和地址總線(xiàn)接口符合Wishbone標準[2]。
OR1200通用框架由CPU/DSP核心、直接映射的數據Cache、直接映射的指令Cache、基于DTLB的Hash表的數據MMU和指令MMU、電源管理單元及接口、Tick定時(shí)器，調試單元及開(kāi)發(fā)接口、中斷控制器和中斷接口、指令及數據Wishbone主機接口[3]組成。
2.3 片內RAM設計
片內RAM由Altera公司的EDA工具QuartusII中MegaWizard Plug-In Manager…生成。它為單端口RAM，數據總線(xiàn)32位，大小為8 KB。編寫(xiě)的固化軟件程序編譯鏈接后轉換為hex格式，在RAM初始化時(shí)固化到其中。由QuartusII生成的片內RAM模塊不具有Wishbone接口，本設計為其添加了1個(gè)Wishbone總線(xiàn)接口。
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