基于壓控振蕩器（VCO）的高性能鎖相環(huán)（PLL）設計

簡(jiǎn)介
“鎖相環(huán)”(PLL)是現代通信系統的基本構建模塊。PLL通常用在無(wú)線(xiàn)電接收機或發(fā)射機中，主要提供“本振”(LO)功能；也可用于時(shí)鐘信號分配和降噪，而且越來(lái)越多地用作高采樣速率模數(A/D)轉換的時(shí)鐘源。

隨著(zhù)集成電路加工中功能器件的尺寸縮小，器件電源電壓也呈下降趨勢，包括PLL和其它混合信號功能所用的電源。然而，PLL的關(guān)鍵元件——“壓控振蕩器”(VCO)的實(shí)用技術(shù)要求并未隨之大幅降低。許多高性能VCO設計仍然采用分立電路來(lái)實(shí)施，可能要求高達30 V的電源電壓。這就給當今的PLL或RF系統設計師提出了挑戰：低壓PLL IC如何與高壓VCO實(shí)現接口。電平轉換接口通常利用有源濾波電路來(lái)實(shí)施，這將在下文討論。本文將分析說(shuō)明PLL的基本原理，考察采用高壓VCO的PLL設計的當前技術(shù)水平，討論典型架構的利弊，并介紹高壓VCO的一些替代方案。

PLL基本原理
鎖相環(huán)（圖1）是一個(gè)反饋系統，其中相位比較器或鑒相器驅動(dòng)反饋環(huán)路中的VCO，使振蕩器頻率（或相位）精確跟蹤所施加的參考頻率。通常需要用濾波電路，對正/負誤差信號求積分并使之平坦，以及提高環(huán)路穩定性。反饋路徑中常包含分頻器，使輸出頻率（VCO的范圍內）為參考頻率的倍數。分頻器的頻率倍數N可以是整數，也可以是小數，PLL相應地稱(chēng)為“整數N分頻PLL”或“小數N分頻PLL”。

圖1. 基本鎖相環(huán)

PLL是負反饋控制環(huán)路，因此達到均衡時(shí)，頻率誤差信號必須為零，以便在VCO輸出端產(chǎn)生精確且穩定的頻率N × FREF。

PLL有多種實(shí)施方法，根據所需頻率范圍、噪聲和雜散性能以及物理尺寸，可以采用全數字式、全模擬式或混合電路。目前，高頻（或RF）PLL的常用架構既含有全數字式模塊，如反饋分頻器和鑒相器等，也含有高精度模擬電路，如電荷泵和VCO等?；旌闲盘朠LL的主要特點(diǎn)包括：

1. 參考頻率：穩定、精確的基準頻率，RF輸出將鎖相于該頻率；通常源于晶振或溫度控制晶體振蕩器(TCXO)。
2. 鑒頻鑒相器(PFD)：從參考信號和反饋信號中產(chǎn)生相位誤差信號。
3. 電荷泵：將誤差信號轉換為與相位誤差成比例的正/負電流脈沖串。
4. 環(huán)路濾波器：對來(lái)自電荷泵的電流脈沖求積分，向VCO調諧端口提供干凈的電壓。
5. VCO：根據調諧端口上的電壓(Vtune)，輸出一個(gè)頻率。VCO具有增益KV，用MHz/V表示。VCO輸出頻率與輸入控制電壓的基本關(guān)系表達式為fo = fc + Kv (Vtune)，其中fc為VCO偏移頻率。
6. N分頻器：將輸出頻率倍除為PFD或參考頻率?？梢院?jiǎn)單地采用整數倍除，也可以采用小數倍除（小數N分頻器），采用后者的越來(lái)越多。小數分頻器的實(shí)施很簡(jiǎn)單，只需切換整數分頻器的除數便可獲得小數平均值（例如，要獲得平均值4.25，可以計數到4三次并計數到5一次；這樣就計數了17個(gè)脈沖，并生成了4個(gè)脈沖，因此頻率比為17/4 = 4.25）。實(shí)踐中，借助高分辨率噪聲整形轉換器所用的技術(shù)可以實(shí)現更好的效果。因此，小數方法通常采用Σ-Δ結構實(shí)施，它具有雜散頻率少的優(yōu)勢。

圖2顯示了當前器件的高度集成電路示例，這是集成VCO的小數N分頻PLL IC ADF4350寬帶頻率合成器的框圖，其輸出頻率范圍為137.5 MHz至4400 MHz。（集成VCO的寬帶寬PLL部分簡(jiǎn)要描述了其功能。）

圖2. ADF4350 PLL頻率合成器框圖