LVDS信號原理和設計
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LVDS物理接口使用1.2V偏置電壓作為基準，提供大約400mV擺幅。
LVDS驅動(dòng)器由一個(gè)驅動(dòng)差分線(xiàn)對的電流源組成（通常電流為3.5mA），LVDS接收器具有很高的輸入阻抗，因此驅動(dòng)器輸出的電流大部分都流過(guò)100Ω 的匹配電阻，并在接收器的輸入端產(chǎn)生大約350mV 的電壓。
電流源為恒流特性，終端電阻在100DD120歐姆之間，則電壓擺動(dòng)幅度為：3.5mA * 100 = 350mV ；3.5mA * 120 = 420mV 。
由邏輯“0”電平變化到邏輯“1”電平是需要時(shí)間的。
由于LVDS信號物理電平變化在0。85DD1。55V之間，其由邏輯“0”電平到邏輯“1”電平變化的時(shí)間比TTL電平要快得多，所以L(fǎng)VDS更適合用來(lái)傳輸高速變化信號。其低壓特點(diǎn)，功耗也低。
采用低壓技術(shù)適應高速變化信號，在微電子設計中的例子很多，如：FPGA芯片的內核供電電壓為2。5V或1.8V；PC機的CPU內核電壓，PIII800EB為1.8V；數據傳輸領(lǐng)域中很多功能芯片都采用低電壓技術(shù)。
1.3 差分信號抗噪特性
從差分信號傳輸線(xiàn)路上可以看出，若是理想狀況，線(xiàn)路沒(méi)有干擾時(shí)，
在發(fā)送側，可以形象理解為：
IN= IN+ - IN-
在接收側，可以理解為：
OUT= IN+ - IN- = IN
所以：在實(shí)際線(xiàn)路傳輸中，線(xiàn)路存在干擾，并且同時(shí)出現在差分線(xiàn)對上，
在發(fā)送側，仍然是：線(xiàn)路傳輸干擾同時(shí)存在于差分對上，假設干擾為q，則接收則：
OUT=［（IN+）+q］ - ［（IN-）+ q］= IN+ - IN- = OUT= IN
噪聲被抑止掉。
上述可以形象理解差分方式抑止噪聲的能力。在實(shí)際芯片中，是在噪聲容限內，采用“比較”及“量化”來(lái)處理的。
LVDS接收器可以承受至少±1V的驅動(dòng)器與接收器之間的地的電壓變化。由于LVDS驅動(dòng)器典型的偏置電壓為+1.2V，地的電壓變化、驅動(dòng)器偏置電壓以及輕度耦合到的噪聲之和，在接收器的輸入端相對于接收器的地是共模電壓。這個(gè)共模范圍是：+0.2V～+2.2V。建議接收器的輸入電壓范圍為：0V～+2.4V。
抑止共模噪聲是DS（差分信號）的共同特性，如RS485，RS422電平，采用差分平衡傳輸，由于其電平幅度大，更不容易受干擾，適合工業(yè)現場(chǎng)不太惡劣環(huán)境下通訊。
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