現代DAC和DAC緩沖器有助于提升系統性能、簡(jiǎn)化設計

電壓開(kāi)關(guān)式16位DAC提供低噪聲、快速建立時(shí)間和更出色的線(xiàn)性度
作者：Padraic O’Reilly

基于突破性10位CMOSAD7520——推出已近40年——的電阻梯乘法DAC最初用于反相運算放大器,而放大器的求和點(diǎn) (I_OUTA) 則提供了方便的虛擬地（圖1）.

圖1. CMOS乘法DAC架構

然而,在某些限制條件下,它們也可用于提供同相電壓輸出的電壓開(kāi)關(guān)配置 其中,運算放大器用作電壓緩沖器（圖2）.此處,基準電壓V_IN施加于_OUT,輸出電壓V_OUT,則由V_REF提供.后來(lái)不久即出現了針對這種用途而優(yōu)化的12位版本.

圖2. 電壓開(kāi)關(guān)模式下的乘法DAC

快速推進(jìn)到現在: 隨著(zhù)單電源系統的不斷普及,設計師面對一個(gè)挑戰,即在維持高電壓下的性能水平的同時(shí)控制功耗.對能用于這種模式的更高分辨率（最高16位）的器件的需求也日益增加.

在電壓開(kāi)關(guān)模式下使用乘法DAC的顯著(zhù)優(yōu)勢是不會(huì )發(fā)生信號反相,因此,正基準電壓會(huì )導致正輸出電壓.但當用于該模式時(shí),R-2R梯形架構也存在一個(gè)缺陷.相對于同一DAC用于電流導引模式的情況,與R-2R梯形電阻串聯(lián)的N溝道開(kāi)關(guān)的非線(xiàn)性電阻將導致積分線(xiàn)性度(INL)下降.

為了克服乘法DAC的不足并同時(shí)保持電壓開(kāi)關(guān)的優(yōu)勢,人們開(kāi)發(fā)出了新型的高分辨率DAC,比如AD5541A,（如圖3所示）.AD5541A采用一個(gè)部分分段的R-2R梯形網(wǎng)絡(luò )和互補開(kāi)關(guān),在16位分辨率下可實(shí)現±1-LSB精度,在−40°C至+125°C的整個(gè)額定溫度范圍內均無(wú)需調整,其噪聲值為11.8 nV/√Hz,建立時(shí)間為1µs.

圖3. AD5541A架構

性能特點(diǎn)
建立時(shí)間: 圖4和圖5比較了乘法DAC在電壓模式下的建立時(shí)間以及AD5541A的建立時(shí)間.當輸出上的容性負載最小時(shí),AD5541A的建立時(shí)間約為1µs.

圖4. 乘法DAC的建立時(shí)間

圖5. AD5541A的建立時(shí)間

噪聲頻譜密度: 表1比較了AD5541A和乘法DAC的噪聲頻譜密度.AD5541A在10kHz下的性能略占優(yōu)勢,在1 kHz下優(yōu)勢非常明顯.

積分非線(xiàn)性: 積分非線(xiàn)性(INL)衡量DAC的理想輸出與排除增益和失調誤差之后的實(shí)際輸出之間的最大偏差.與R-2R網(wǎng)絡(luò )串聯(lián)的開(kāi)關(guān)可能會(huì )影響INL.乘法DAC一般采用NMOS開(kāi)關(guān).當用于電壓開(kāi)關(guān)模式時(shí),NMOS開(kāi)關(guān)的源極連接至基準電壓,漏極連接至梯形電阻,柵極由內部邏輯驅動(dòng)（圖6）.

圖6. 乘法DAC開(kāi)關(guān)

要使電流在NMOS器件中流動(dòng), V_GS必須大于閾值電壓, V_T.在電壓開(kāi)關(guān)模式下, V_GS = V_LOGIC – V_IN必須大于V_T = 0.7 V.

乘法DAC的R-2R梯形電阻設計用于將電流平均分配至各個(gè)引腳.這就要求總接地電阻（從各引腳頂部看）完全相同.這可以通過(guò)調節開(kāi)關(guān)來(lái)實(shí)現,其中,各個(gè)開(kāi)關(guān)的大小與其導通電阻成比例.如果一個(gè)引腳的電阻發(fā)生變化,則流過(guò)該引腳的電流將發(fā)生變化,結果導致線(xiàn)性度誤差.V_IN不能大到會(huì )使開(kāi)關(guān)關(guān)閉的程度,但必須足以使開(kāi)關(guān)電阻保持低位,因為V_IN的變化會(huì )影響V_GS 從而導致導通電阻發(fā)生非線(xiàn)性變化,如下所示：

導通電阻的這種變化會(huì )使電流失衡,并使線(xiàn)性度下降.因此,乘法DAC上的電源電壓不能減少太多.相反,基準電壓超過(guò)AGND的值不得高于1V,以維持線(xiàn)性度.對于5V電源,當從1.25V基準電壓變化至2.5V基準電壓時(shí),線(xiàn)性度將開(kāi)始下降,如圖7和圖8所示.當電源電壓降至3V時(shí),線(xiàn)性度將完全崩潰,如圖9所示.

圖7. INL of I_OUT 乘法DAC在反相模式下的INL,( V_DD = 5 V, V_REF = 1.25 V)

圖8. INL of I_OUT乘法DAC在反相模式下的INL(V_DD = 5 V, V_REF = 2.5 V)

圖9. 乘法DAC在反相模式下的INL( V_DD = 3 V, V_REF = 2.5 V)