關(guān)于不同類(lèi)型的時(shí)鐘討論

無(wú)論是用離散邏輯、可編程邏輯，還是用全定制硅器件實(shí)現的任何數字設計，為了成功地操作，可靠的時(shí)鐘是非常關(guān)鍵的。設計不良的時(shí)鐘在極限的溫度、電壓或制造工藝的偏差情況下將導致錯誤的行為，并且調試困難、花銷(xiāo)很大。 在設計PLD/FPGA時(shí)通常采用幾種時(shí)鐘類(lèi)型。時(shí)鐘可分為如下四種類(lèi)型：全局時(shí)鐘、門(mén)控時(shí)鐘、多級邏輯時(shí)鐘和波動(dòng)式時(shí)鐘。多時(shí)鐘系統能夠包括上述四種時(shí)鐘類(lèi)型的任意組合。

　　1．全局時(shí)鐘

　　對于一個(gè)設計項目來(lái)說(shuō)，全局時(shí)鐘（或同步時(shí)鐘）是最簡(jiǎn)單和最可預測的時(shí)鐘。在PLD/FPGA設計中最好的時(shí)鐘方案是：由專(zhuān)用的全局時(shí)鐘輸入引腳驅動(dòng)的單個(gè)主時(shí)鐘去鐘控設計項目中的每一個(gè)觸發(fā)器。只要可能就應盡量在設計項目中采用全局時(shí)鐘。PLD/FPGA都具有專(zhuān)門(mén)的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。

　　圖1 示出全局時(shí)鐘的實(shí)例。圖1 定時(shí)波形示出觸發(fā)器的數據輸入D［1..3］應遵守建立時(shí)間和保持時(shí)間的約束條件。建立和保持時(shí)間的數值在PLD數據手冊中給出，也可用軟件的定時(shí)分析器計算出來(lái)。如果在應用中不能滿(mǎn)足建立和保持時(shí)間的要求，則必須用時(shí)鐘同步輸入信號（參看下一章“異步輸入”）。

　　圖1 全局時(shí)鐘

　?。ㄗ詈玫姆椒ㄊ怯萌謺r(shí)鐘引腳去鐘控PLD內的每一個(gè)寄存器，于是數據只要遵守相對時(shí)鐘的建立時(shí)間tsu和保持時(shí)間th）

　　2．門(mén)控時(shí)鐘

　　在許多應用中，整個(gè)設計項目都采用外部的全局時(shí)鐘是不可能或不實(shí)際的。PLD具有乘積項邏輯陣列時(shí)鐘（即時(shí)鐘是由邏輯產(chǎn)生的），允許任意函數單獨地鐘控各個(gè)觸發(fā)器。然而，當你用陣列時(shí)鐘時(shí)，應仔細地分析時(shí)鐘函數，以避免毛刺。

　　通常用陣列時(shí)鐘構成門(mén)控時(shí)鐘。門(mén)控時(shí)鐘常常同微處理器接口有關(guān)，用地址線(xiàn)去控制寫(xiě)脈沖。然而，每當用組合函數鐘控觸發(fā)器時(shí)，通常都存在著(zhù)門(mén)控時(shí)鐘。如果符合下述條件，門(mén)控時(shí)鐘可以象全局時(shí)鐘一樣可靠地工作：

　　1.驅動(dòng)時(shí)鐘的邏輯必須只包含一個(gè)“與”門(mén)或一個(gè)“或”門(mén)。如果采用任何附加邏在某些工作狀態(tài)下，會(huì )出現競爭產(chǎn)生的毛刺。

　　2.邏輯門(mén)的一個(gè)輸入作為實(shí)際的時(shí)鐘，而該邏輯門(mén)的所有其它輸入必須當成地址或控制線(xiàn)，它們遵守相對于時(shí)鐘的建立和保持時(shí)間的約束。

　　圖2和圖3 是可靠的門(mén)控時(shí)鐘的實(shí)例。在 圖2 中，用一個(gè)“與”門(mén)產(chǎn)生門(mén)控時(shí)鐘，在 圖3 中，用一個(gè)“或”門(mén)產(chǎn)生門(mén)控時(shí)鐘。在這兩個(gè)實(shí)例中，引腳nWR和nWE考慮為時(shí)鐘引腳，引腳ADD［o．．3］是地址引腳，兩個(gè)觸發(fā)器的數據是信號D［1..n］經(jīng)隨機邏輯產(chǎn)生的。

　　圖2 “與”門(mén)門(mén)控時(shí)鐘

　　圖3 “或”門(mén)門(mén)控時(shí)鐘

　　圖2和圖3 的波形圖顯示出有關(guān)的建立時(shí)間和保持時(shí)間的要求。這兩個(gè)設計項目的地址線(xiàn)必須在時(shí)鐘保持有效的整個(gè)期間內保持穩定（nWR和nWE是低電平有效）。如果地址線(xiàn)在規定的時(shí)間內未保持穩定，則在時(shí)鐘上會(huì )出現毛刺，造成觸發(fā)器發(fā)生錯誤的狀態(tài)變化。另一方面，數據引腳D［1．．n］只要求在nWR和nWE的有效邊沿處滿(mǎn)足標準的建立和保持時(shí)間的規定。

　　無(wú)論是用離散邏輯、可編程邏輯，還是用全定制硅器件實(shí)現的任何數字設計，為了成功地操作，可靠的時(shí)鐘是非常關(guān)鍵的。設計不良的時(shí)鐘在極限的溫度、電壓或制造工藝的偏差情況下將導致錯誤的行為，并且調試困難、花銷(xiāo)很大。 在設計PLD/FPGA時(shí)通常采用幾種時(shí)鐘類(lèi)型。時(shí)鐘可分為如下四種類(lèi)型：全局時(shí)鐘、門(mén)控時(shí)鐘、多級邏輯時(shí)鐘和波動(dòng)式時(shí)鐘。多時(shí)鐘系統能夠包括上述四種時(shí)鐘類(lèi)型的任意組合。

　　1．全局時(shí)鐘

　　對于一個(gè)設計項目來(lái)說(shuō)，全局時(shí)鐘（或同步時(shí)鐘）是最簡(jiǎn)單和最可預測的時(shí)鐘。在PLD/FPGA設計中最好的時(shí)鐘方案是：由專(zhuān)用的全局時(shí)鐘輸入引腳驅動(dòng)的單個(gè)主時(shí)鐘去鐘控設計項目中的每一個(gè)觸發(fā)器。只要可能就應盡量在設計項目中采用全局時(shí)鐘。PLD/FPGA都具有專(zhuān)門(mén)的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。

　　圖1 示出全局時(shí)鐘的實(shí)例。圖1 定時(shí)波形示出觸發(fā)器的數據輸入D［1..3］應遵守建立時(shí)間和保持時(shí)間的約束條件。建立和保持時(shí)間的數值在PLD數據手冊中給出，也可用軟件的定時(shí)分析器計算出來(lái)。如果在應用中不能滿(mǎn)足建立和保持時(shí)間的要求，則必須用時(shí)鐘同步輸入信號（參看下一章“異步輸入”）。

　　圖1 全局時(shí)鐘

　?。ㄗ詈玫姆椒ㄊ怯萌謺r(shí)鐘引腳去鐘控PLD內的每一個(gè)寄存器，于是數據只要遵守相對時(shí)鐘的建立時(shí)間tsu和保持時(shí)間th）

　　2．門(mén)控時(shí)鐘

　　在許多應用中，整個(gè)設計項目都采用外部的全局時(shí)鐘是不可能或不實(shí)際的。PLD具有乘積項邏輯陣列時(shí)鐘（即時(shí)鐘是由邏輯產(chǎn)生的），允許任意函數單獨地鐘控各個(gè)觸發(fā)器。然而，當你用陣列時(shí)鐘時(shí)，應仔細地分析時(shí)鐘函數，以避免毛刺。

　　通常用陣列時(shí)鐘構成門(mén)控時(shí)鐘。門(mén)控時(shí)鐘常常同微處理器接口有關(guān)，用地址線(xiàn)去控制寫(xiě)脈沖。然而，每當用組合函數鐘控觸發(fā)器時(shí)，通常都存在著(zhù)門(mén)控時(shí)鐘。如果符合下述條件，門(mén)控時(shí)鐘可以象全局時(shí)鐘一樣可靠地工作：

　　1.驅動(dòng)時(shí)鐘的邏輯必須只包含一個(gè)“與”門(mén)或一個(gè)“或”門(mén)。如果采用任何附加邏在某些工作狀態(tài)下，會(huì )出現競爭產(chǎn)生的毛刺。

　　2.邏輯門(mén)的一個(gè)輸入作為實(shí)際的時(shí)鐘，而該邏輯門(mén)的所有其它輸入必須當成地址或控制線(xiàn)，它們遵守相對于時(shí)鐘的建立和保持時(shí)間的約束。

　　圖2和圖3 是可靠的門(mén)控時(shí)鐘的實(shí)例。在 圖2 中，用一個(gè)“與”門(mén)產(chǎn)生門(mén)控時(shí)鐘，在 圖3 中，用一個(gè)“或”門(mén)產(chǎn)生門(mén)控時(shí)鐘。在這兩個(gè)實(shí)例中，引腳nWR和nWE考慮為時(shí)鐘引腳，引腳ADD［o．．3］是地址引腳，兩個(gè)觸發(fā)器的數據是信號D［1..n］經(jīng)隨機邏輯產(chǎn)生的。