關(guān)于不同類(lèi)型的時(shí)鐘討論

　　圖2 “與”門(mén)門(mén)控時(shí)鐘

　　圖3 “或”門(mén)門(mén)控時(shí)鐘

　　圖2和圖3 的波形圖顯示出有關(guān)的建立時(shí)間和保持時(shí)間的要求。這兩個(gè)設計項目的地址線(xiàn)必須在時(shí)鐘保持有效的整個(gè)期間內保持穩定（nWR和nWE是低電平有效）。如果地址線(xiàn)在規定的時(shí)間內未保持穩定，則在時(shí)鐘上會(huì )出現毛刺，造成觸發(fā)器發(fā)生錯誤的狀態(tài)變化。另一方面，數據引腳D［1．．n］只要求在nWR和nWE的有效邊沿處滿(mǎn)足標準的建立和保持時(shí)間的規定。

　　我們往往可以將門(mén)控時(shí)鐘轉換成全局時(shí)鐘以改善設計項目的可靠性。圖4 示出如何用全局時(shí)鐘重新設計 圖2 的電路。地址線(xiàn)在控制D觸發(fā)器的使能輸入，許多PLD設計軟件，如MAX PLUSII軟件都提供這種帶使能端的D觸發(fā)器。當ENA為高電平時(shí)，D輸入端的值被鐘控到觸發(fā)器中：當ENA為低電平時(shí)，維持現在的狀態(tài)。

　　圖4 “與”門(mén)門(mén)控時(shí)鐘轉化成全局時(shí)鐘

　　圖4 中重新設計的電路的定時(shí)波形表明地址線(xiàn)不需要在nWR有效的整個(gè)期間內保持穩定；而只要求它們和數據引腳一樣符合同樣的建立和保持時(shí)間，這樣對地址線(xiàn)的要求就少很多。

　　圖5給出一個(gè)不可靠的門(mén)控時(shí)鐘的例子。3位同步加法計數器的RCO輸出用來(lái)鐘控觸發(fā)器。然而，計數器給出的多個(gè)輸入起到時(shí)鐘的作用，這違反了可靠門(mén)控時(shí)鐘所需的條件之一。在產(chǎn)生RCO信號的觸發(fā)器中，沒(méi)有一個(gè)能考慮為實(shí)際的時(shí)鐘線(xiàn)，這是因為所有觸發(fā)器在幾乎相同的時(shí)刻發(fā)生翻轉。而我們并不能保證在PLD/FPGA內部QA，QB，QC到D觸發(fā)器的布線(xiàn)長(cháng)短一致，因此，如圖5 的時(shí)間波形所示，在器從3計到4時(shí)，RCO線(xiàn)上會(huì )出現毛刺（假設QC到D觸發(fā)器的路徑較短，即QC的輸出先翻轉）。

　　圖5 不可靠的門(mén)控時(shí)鐘

　?。ǘ〞r(shí)波形示出在計數器從3到4改變時(shí)，RCO信號如何出現毛刺的）

　　圖6 給出一種可靠的全局鐘控的電路，它是圖5不可靠計數器電路的改進(jìn)，RCO控制D觸發(fā)器的使能輸入。這個(gè)改進(jìn)不需要增加PLD的邏輯單元。

　　圖6 不可靠的門(mén)控時(shí)鐘轉換為全局時(shí)鐘

　?。ㄟ@個(gè)電路等效于圖5電路，但卻可靠的多）