Layout版圖設計布局布線(xiàn)流程

51 05工藝中resistor層只是做檢查用

52 電阻連線(xiàn)處孔越多,各個(gè)VIA孔的電阻是并聯(lián)關(guān)系,孔形成的電阻變小.

53 電阻的dummy是保證處于邊緣的電阻與其他電阻蝕刻環(huán)境一樣.

54 電容的匹配，值，接線(xiàn)，位置的匹配。

55 電阻連接fuse的pad的連線(xiàn)要稍寬,因為通過(guò)的電流較大.fuse的容絲用最上層金屬.

56 關(guān)于powermos

① powermos一般接pin，要用足夠寬的金屬線(xiàn)接，

② 幾種縮小面積的畫(huà)法。

③ 柵的間距？無(wú)要求。柵的長(cháng)度不能超過(guò)100um

57 Power mos要考慮瞬時(shí)大電流通過(guò)的情況,保證電流到達各處的路徑的電阻相差不大.(適應所有存在大電流通過(guò)的情況).

58 金屬層dummy要和金屬走向一致，即如果M2橫走，M2的dummy也是橫走向

59 低層cell的pin,label等要整齊,and不要刪掉以備后用.

60 匹配電路的柵如果橫走，之間連接用的金屬線(xiàn)會(huì )是豎走，用金屬一層，和規定的金屬走向一致。

61 不同寬度金屬連接的影響？整個(gè)layout面積較大時(shí)影響可忽略.

62 輸出端節電容要小.多個(gè)管子并聯(lián),有一端是輸出時(shí)注意做到這點(diǎn).

63 做DRACULA檢查時(shí),如果先運行drc,drc檢查沒(méi)有完畢時(shí)做了lvs檢查,那么drc檢查的每一步會(huì )比lvs檢查的每一步快;反之,lvs會(huì )比drc快.

64 最終DRACULA通過(guò)之后在layout圖中空隙處加上ptap,先用thin-oxid將空隙處填滿(mǎn),再打上孔,金屬寬度不要超過(guò)10,即一行最多8個(gè)孔(06工藝)

65 為防止信號串擾,在兩電路間加上PTAP,此PTAP單獨連接VSS PAD.

66 金屬上走過(guò)的電壓很大時(shí),為避免尖角放電,拐角處用斜角,不能走90度度的直角.

67 如果w=20,可畫(huà)成兩個(gè)w=10mos管并聯(lián)

68 并聯(lián)的管子共用端為S端,或D端;串聯(lián)的管子共用端為s/d端.

出錯檢查:

69 DEVICE的各端是否都有連線(xiàn)；連線(xiàn)是否正確；

70 完成布局檢查時(shí)要查看每個(gè)接線(xiàn)的地方是否都有連線(xiàn)，特別注意VSSX，VDDX

71 查線(xiàn)時(shí)用SHOTS將線(xiàn)高亮顯示，便于找出可以合并或是縮短距離的金屬線(xiàn)。

72 多個(gè)電阻（大于兩根）打上DUMMY。保證每根電阻在光刻時(shí)所處的環(huán)境一樣，最外面的電阻的NPIM層要超出EPOLY2 0.55 um，即兩根電阻間距的一半。

73 無(wú)關(guān)的MOS管的THIN要斷開(kāi)，不要連在一起

74 并聯(lián)的管子注意漏源合并，不要連錯線(xiàn)。一個(gè)管子的源端也是另一個(gè)管子的源端

75 做DRAC檢查時(shí)最上層的pin的名稱(chēng)用text2標識。Text2的名稱(chēng)要和該pin的名稱(chēng)一樣.

76 大CELL不要做DIVA檢查,用DRACULE.

77 Text2層要打在最頂層cell里.如果打在pad上,于最頂層調用此PAD,Dracula無(wú)法認出此pin.

78 消除電阻dummy的lvs報錯，把nimp和RPdummy層移出最邊緣的電阻，不要覆蓋dummy

79 06工藝中M1最小寬度0.8,如果用0.8的M1拐線(xiàn),雖然diva的drc不報錯,但DRACULE的drc會(huì )在拐角處報錯.要在拐角處加寬金屬線(xiàn).

80 最后DRACULA的lvs通過(guò),但是drc沒(méi)有過(guò),每次改正drc錯誤前可把layout圖存成layout1,再改正.以免改錯影響lvs不通過(guò),舊版圖也被保存下來(lái)了.

81 Cell中間的連線(xiàn)盡量在低層cell中連完,不要放在高層cell中連,特別不要在最高層cell中連,因為最高層cell的布局經(jīng)常會(huì )改動(dòng),走線(xiàn)容易因為cell的移動(dòng)變得混亂.

82 DRACULA的drc無(wú)法檢查出pad必須滿(mǎn)足pad到與pad無(wú)關(guān)的物體間距為10這一規則.

83 做DRACULA檢查時(shí)開(kāi)兩個(gè)窗口,一個(gè)用于lvs,一個(gè)用于drc.可同時(shí)進(jìn)行,節省時(shí)間.

容易犯的錯誤

84 電阻忘記加dummy

85 使用NS功能后沒(méi)有復原(選取AS),之后又進(jìn)行整圖移動(dòng)操作,結果被NS的元件沒(méi)有移動(dòng),圖形被破壞.

86 使用strech功能時(shí)錯選.每次操作時(shí)注意看圖左下角提示.

87 Op電路中輸入放大端的管子的襯底不接vddb/vddx.

88 是否按下capslock鍵后沒(méi)有還原就操作

節省面積的途徑

89 電源線(xiàn)下面可以畫(huà)有器件.節省面積.

90 電阻上面可以走線(xiàn)，畫(huà)電阻的區域可以充分利用。

91 電阻的長(cháng)度畫(huà)越長(cháng)越省面積。

92 走線(xiàn)時(shí)金屬線(xiàn)寬走最小可以節省面積.并不需要走孔的寬度.

93 做新版本的layout圖時(shí)，舊圖保存，不要改動(dòng)或刪除。減小面積時(shí)如果低層CELL的線(xiàn)有與外層CELL相連，可以從更改連線(xiàn)入手，減小走線(xiàn)面積。

94 版圖中面積被device，device的間隔和走線(xiàn)空間分割。減小面積一般從走線(xiàn)空間入手，更改FLOORPLAN。

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