基于FPGA核心的數字化儀模塊設計

PXI總線(xiàn)是NI公司在計算機外設總線(xiàn)PCI的基礎上實(shí)現的新一代儀器總線(xiàn)，已經(jīng)成為業(yè)界開(kāi)放式總線(xiàn)的標準，基于PXI總線(xiàn)的數字化儀模塊是現代測 試系統中重要的一種數據記錄與處理設備。設計一個(gè)雙通道12 bit/250 MHz采樣頻率的高速數字化儀模塊，以高性能FPGA器件為核心，實(shí)現對高速A/D的控制以及高速數據處理和存儲，解決了長(cháng)時(shí)間高速記錄信號的測試難題。

1 系統工作原理

數字化儀模塊主要由前端信號調理通路、模數轉換電路、數據存儲單元、數據采集控制電路、PXI接口電路等部分組成，其原理框圖如圖l所示。

高速模擬信號首先經(jīng)過(guò)信號調理通路進(jìn)行放大、衰減等處理，將幅度調整到A/D轉換器允許輸入的電壓范圍內，并轉化成LVDS格式的差分信號，然后送到A/D轉換器;FPGA芯片接收A/D輸出的高速數據流，經(jīng)過(guò)降速、抽取濾波等處理后，存儲到數據存儲單元SRAM中，并發(fā)出中斷信號，PXI主機響應中斷后經(jīng)由FPGA將存儲在SRAM中的數據讀入主機內存，完成后續的數據處理和顯示。 PXI主機通過(guò)PXI總線(xiàn)發(fā)送控制命令，經(jīng)FPGA譯碼后實(shí)現對數據采集和調理通路控制。該數字化儀模塊為每個(gè)通道預留了4Mb的存儲容量，當組成PXI 測試系統時(shí)，可以將數據寫(xiě)入計算機硬盤(pán)，實(shí)現更長(cháng)時(shí)間的記錄。兩個(gè)通道可以獨立工作，也可以相互關(guān)聯(lián)。采集方式可以有內觸發(fā)、外觸發(fā)、軟件觸發(fā)、通道觸發(fā)等多種模式。

2 系統設計實(shí)現

2.1 模塊化的FPGA設計

本文所設計的數字化儀是基于高性能FPGA芯片實(shí)現的，FPGA承擔了絕大部分的控制和數據處理任務(wù)，是本設計的核心器件。對FPGA進(jìn)行模塊 化設計，是大型系統設計的常用方法。合理分割功能模塊，能加快FPGA的開(kāi)發(fā)，也有利于代碼的移植和重復利用。在設計時(shí)將FPGA分成高速A/D接口模 塊、數據降速模塊、調理通路控制模塊、存儲接口模塊、PXI接口控制模塊等主要功能模塊設計。FPGA內部模塊劃分和數據流向如圖2所示。

A/D接口模塊主要實(shí)現FPGA和高速A/D轉換器的互聯(lián)，以L(fǎng)VDS格式總線(xiàn)接收數據和采樣時(shí)鐘，該部分電路決定數據采集的穩定性，需要從硬件和軟件兩個(gè)方面保證;數據降速模塊采用抽取濾波器將信號降低到需要的采樣速率;調理通路控制模塊主要實(shí)現對A/D前端電路的控制，包括耦合方式、匹配阻 抗選擇、增益自動(dòng)控制、偏置和觸發(fā)電平控制等;PXI接口部分主要實(shí)現和PXI主機的通訊譯碼;存儲控制模塊完成對外部SRAM的控制，實(shí)現數據緩存;時(shí) 鐘管理模塊負責采樣時(shí)鐘的分頻、倍頻等處理。

2.2 高速數據采集和存儲接口設計

高速數據采集系統的輸入輸出接口設計是尤為重要的，高速I(mǎi)C芯片的相互連接是決定數據采集系統穩定性的關(guān)鍵因素之一，低功耗及高的信噪比是有待解決的主要問(wèn)題。通常實(shí)現高速采集系統中芯片間互聯(lián)有兩種接口：PECL和LVDS。正電壓射極耦合邏輯PECL(Positive Emit-ter-Coupled Logic)信號的擺幅小，適合于高速數據的串行或并行連接，PECL間的連接一般采用直流耦合，輸出設計為驅動(dòng)50 Ω負載至(VCC -2V)，連接電路如圖3所示。

低壓差分信號LVDS(Low Voltage Differential Signal)標準是一種小振幅差分信號技術(shù)，它使用非常低的幅度信號(100～450 mV)。通過(guò)一對平行的PCB走線(xiàn)或平衡電纜傳輸數據。在兩條平行的差分信號線(xiàn)上流經(jīng)的電流方向相反，噪聲信號同時(shí)耦合到兩條線(xiàn)上，而接收端只關(guān)心兩信號的差值，于是噪聲被抵消。由于兩條信號線(xiàn)周?chē)碾姶艌?chǎng)也互相抵消，故差分信號傳輸比單線(xiàn)信號傳輸電磁輻射小很多，從而提高了傳輸效率并降低了功耗。 LVDS的輸入與輸出都是內部匹配的，采用直連方式即可，連接方式如圖4所示。

本設計中。A/D轉換器選用Mamix公司的MAXl215，該芯片是一款12 bit/250 Ms/s的高速A/D轉換器，它具有出色的SNR和SFDR特性，使用250 MHz差分采樣時(shí)鐘，接收差分輸入信號，輸出12位LVDS格式的差分數字信號，提供差分同步時(shí)鐘信號。為了提高測試精度，單端的輸入信號需要轉換成差分 模式后再送入A/D，增益調整及單端到差分轉換電路的局部如圖5所示?？紤]阻抗匹配問(wèn)題，在單端信號轉換為差分模式時(shí)，需要在2個(gè)差分線(xiàn)上串聯(lián)50 Ω的匹配電阻，作為L(cháng)VDS信號的發(fā)送端。

在PCB的設計中，對差分線(xiàn)要進(jìn)行特別處理。差分線(xiàn)在走線(xiàn)區間內的實(shí)際布線(xiàn)公差應控制在5 mil內;差分對內兩條線(xiàn)之間的距離應盡可能小，以使外部干擾為共模特征;要保證每個(gè)差分對內的長(cháng)度相互匹配，以減少信號扭曲;采用電源層作為差分線(xiàn)的信號回路，因為電源平面有最小的傳輸阻抗，可以有效減少噪聲影響。圖6所示為本設計PCB的局部。

本設計中FPGA作為L(cháng)VDS信號的接收端，首先需要將A/D輸入的LVDS差分數據和同步時(shí)鐘信號轉換成單信號。此處選用了xilinx公司 的VirtexⅡ-Pro系列FPGA，該系列的FPGA嵌入了高速I(mǎi)/O接口，能實(shí)現超高帶寬的系統芯片設計，支持LVDS、LVPECL等多種差分接口，適應性很強，為高速數據接口提供了完善的解決方案。LVDS差分信號的接收可以通過(guò)例化IBUFDS_LVDS這個(gè)模塊來(lái)實(shí)現，同時(shí)在程序中設置使用內部的匹配電阻，實(shí)現LVDS的阻抗匹配。差分時(shí)鐘信號由全局時(shí)鐘輸入腳接入FPGA，然后通過(guò)調用xFPGA特有的數字時(shí)鐘管理模塊(DCM)，將時(shí)鐘轉換成單信號并進(jìn)行分頻、移相等處理，作為后續處理的時(shí)鐘信號。