直接數字頻率合成器DDS的優(yōu)化設計

新一代的直接數字頻率合成器DDS，采用全數字的方式實(shí)現頻率合成。與傳統的頻率合成技術(shù)相比DDS具有以下特點(diǎn)：(1)頻率轉換快。直接數字頻率合成是一個(gè)開(kāi)環(huán)系統，無(wú)任何反饋環(huán)節，其頻率轉換時(shí)間主要由頻率控制字狀態(tài)改變所需的時(shí)間及各電路的延時(shí)時(shí)間所決定，轉換時(shí)間很短。(2)頻率分辨率高、頻點(diǎn)數多。DDS輸出頻率的分辨率和頻點(diǎn)數隨相位累加器位數的增長(cháng)而呈指數增長(cháng)，分辨率高達μHz。(3)相位連續。DDS在改變頻率時(shí)只需改變頻率控制字(即累加器累加步長(cháng))，而不需改變原有的累加值，故改變頻率時(shí)相位是連續的。(4)相位噪聲小。DDS的相位噪聲主要取決于參考源的相位噪聲。(5)控制容易、穩定可靠。高集成度、高速和高可靠是FPGA/CPLD最明顯的特點(diǎn)，其時(shí)鐘延遲可達納秒級，結合其并行工作方式，在超高速應用領(lǐng)域和實(shí)時(shí)測控方面有非常廣闊的應用前景。在高可靠應用領(lǐng)域，如果設計得當，將不會(huì )存在類(lèi)似于MCU的復位不可靠和PC可能跑飛等問(wèn)題。CPLD/FPGA的高可靠性還表現在，幾乎可將整個(gè)系統下載于同一芯片中，實(shí)現所謂片上系統，從而大大縮小了體積，易于管理和屏蔽。所以，本文將在對DDS的基本原理進(jìn)行深入理解的基礎上，采用多級流水線(xiàn)控制技術(shù)對DDS的VHDL語(yǔ)言實(shí)現進(jìn)行優(yōu)化，同時(shí)考慮到系統設計中的異步接口的同步化設計問(wèn)題，把該設計適配到Xilinx公司的最新90nm工藝的Spartan3E系列的FPGA中。

1 DDS基本原理及工作過(guò)程

一個(gè)基本的DDS由相位累加器、波形存儲器ROM、D/A轉換器和低通濾波器組成，如圖1所示。

在圖1中，fc為時(shí)鐘頻率，K為頻率控制字(N位)，m為ROM地址線(xiàn)位數，n為ROM數據線(xiàn)寬度(一般也為D/A轉換器的位數)，f0為輸出頻率。DDS的基本工作過(guò)程如下：每來(lái)一個(gè)時(shí)鐘脈沖fc，加法器將頻率控制字K與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加寄存器的數據輸入端。其中相位累加器由N位加法器與N位累加寄存器級聯(lián)構成，累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數據反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷對頻率控制字進(jìn)行線(xiàn)性相位累加。由此可見(jiàn)，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。用相位累加器輸出的數據作為波形存儲器ROM的相位取樣地址，可把存儲在波形存儲器內的波形抽樣值(二進(jìn)制編碼)經(jīng)查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到D/A轉換器，D/A轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號，由低通濾波器濾除雜散波和諧波以后，輸出一個(gè)頻率為f0的正弦波。輸出頻率f0與時(shí)鐘頻率fc之間的關(guān)系滿(mǎn)足下式：

由式(1)可見(jiàn)，輸出頻率f0由fc和K共同決定，保持時(shí)鐘頻率一定，改變一次K值，即可合成一個(gè)新頻率的正弦波。DDS的最小輸出頻率(頻率分辨率)△f可由方程△f=f0/2N確定?？梢?jiàn)，頻率分辨率在fc固定時(shí)，取決于相位累加器的位數N。只要N足夠大，理論上就可以獲得足夠高的頻率分辨精度。另外，由采樣定理，合成信號的頻率不能超過(guò)時(shí)鐘頻率的一半，即f0≤f0/2，因此頻率控制值的最大值Kmax應滿(mǎn)足Kmax≤2N-1。

2 DDS的優(yōu)化設計與實(shí)現

采用VHDL硬件描述語(yǔ)言實(shí)現整個(gè)電路，不僅利于設計文檔的管理，而且方便了設計的修改和擴充，還可以實(shí)現在不同FPGA器件[4]之間的移植。以下采用VHDL語(yǔ)言，探討對FPGA實(shí)現DDS電路的三點(diǎn)優(yōu)化方法。

2.1 流水線(xiàn)累加器

在用FPGA設計DDS電路時(shí)，相位累加器是決定DDS電路性能的一個(gè)關(guān)鍵部分。為使輸出波形具有較高的分辨率，本系統采用32位累加器。但若直接用32位加法器構成累加器，則加法器的延時(shí)會(huì )大大限制累加器的操作速度。因此，這里引入了流水線(xiàn)算法，即采用4個(gè)8位累加器級聯(lián)結構，每級用一個(gè)8位累加器實(shí)現該部分相位相加，然后將進(jìn)位值傳給下一級做進(jìn)一步累加。這樣可大幅提高系統的工作速度。但由于累加器是一個(gè)閉環(huán)反饋電路，因此必須使用寄存器，以保證系統的同步、準確運行。具體實(shí)現如圖2所示。

2.2 相位/幅度轉換電路

相位/幅度轉換電路是DDS電路中的另一個(gè)關(guān)鍵部分，設計中面臨的主要問(wèn)題就是資源的開(kāi)銷(xiāo)。該電路通常采用ROM結構，相位累加器的輸出是一種數字式鋸齒波，通過(guò)取它的若干位作為ROM的地址輸入，而后通過(guò)查表和運算，ROM就能輸出所需波形的量化數據?？紤]到正弦函數的對稱(chēng)性：在[0，2π]內，正弦函數關(guān)于x=π成奇對稱(chēng)，在[0，π]內，關(guān)于x=π/2成軸對稱(chēng)。因此，在正弦查找表中只須存儲相位在[0，π/2]的函數值。這樣，通過(guò)一個(gè)正弦碼表的前1/4周期就可以變換得到整個(gè)周期碼表，節省了近3/4的資源，非?？捎^(guān)。具體實(shí)現如表1所示，為節省ROM資源，取相位累加器輸出的高8位做為ROM的輸入地址，其中最高位(MSB)控制對輸出信號符號的處理，次高位(MSB-1)控制對輸入地址的處理。

當MSB-1為‘0’(一，三象限)時(shí)，對查找地址phase(5...0)不做任何處理;當其為‘1’(二，四象限)時(shí)，對phase(5...0)取反。ROM的輸出為10位數據，其中最高位為符號位。當MSB為‘0’(一，二象限)時(shí)，輸出信號符號位為‘0’，低9為ROM中的幅度數據;當其為‘1’(三，四象限)時(shí)，輸出信號符號位為‘1’，低9位為ROM中的幅度數據的相反數的補碼。ROM的VHDL實(shí)現的主要部分如下：

architecture Behavioral of rom is

signal sin：STD_LOGIC_VECTOR(8 downto 0);

signal temp：STD_LOGIC_VECTOR(5 downto 0);

begin

temp=phase when MSB-1=′0′ else

not phase;

process(temp)

begin

case temp is

when ″000000″=>

sin=″000000000″;

…… --正弦查找表由MATLAB生成

end case;

end process;

data_out=″0″ sin when MSB=′0′ else

″1″ not sin+″000000001″;

end Behavioral;

2.3 同步接口電路設計

在使用DDS時(shí)，需要為其提供頻率控制字K的值，一般通過(guò)中央控制單元MCU來(lái)完成，其以數據總線(xiàn)及寫(xiě)時(shí)鐘信號的方式與FPGA內的DDS實(shí)體進(jìn)行通訊，同時(shí)DDS在FPGA內部又是在本地時(shí)鐘fc驅動(dòng)下運行。由于MCU的寫(xiě)時(shí)鐘和FPGA內的本地時(shí)鐘異步，兩者之間進(jìn)行通訊難免存在數據不穩等問(wèn)題，特別是在通訊速度較高時(shí)，這一異步接口問(wèn)題會(huì )更加突出。為了實(shí)現異步接口的同步化，本文提出了如圖3所示的接口同步電路。

3 硬件實(shí)現及仿真結果

本文使用VHDL 語(yǔ)言對各個(gè)模塊及DDS系統進(jìn)行描述。頂層文件如下所示：

Entity dds is

Port(reset：in std_logic;--全局復位信號

fre：in std_logic_vector(7 downto 0);

--頻率控制字輸入

clk：in std_logic;

--系統時(shí)鐘

fwwrn：in std_logic;　　　　　　--頻率控制字寫(xiě)信號

gen：in std_logic_vector(0 downto 0);--波形控制字

amp_out：out std_logic_vector(9 downto 0));

--正弦波幅度輸出

end dds;

architecture Behavioral of dds is

component fcwld--接口同步模塊

Port(reset：in std_logic;

clk：in std_logic;

fre：in std_logic_vector(7 downto 0);

fwwrn：in std_logic;

syncfreq：out std_logic_vector(31 downto 0));

--合成頻率控制字

end component;

component accumulator　　　　　　　　--流水線(xiàn)累加器塊

Port(reset：in STD_LOGIC;

clk：in STD_LOGIC;

syncfreq：in STD_LOGIC_VECTOR(31 downto 0);

phase：out STD_LOGIC_VECTOR(7 downto 0));

--相位高八位輸出

end component;

component rom--波形存儲器模塊

Port(phase：in STD_LOGIC_VECTOR(7 downto 0);

gen：in STD_LOGIC_VECTOR(0 downto 0);

amp_out：out STD_LOGIC_VECTOR(9 downto 0));

end component;

為了對DDS進(jìn)行*估，將以上設計在Xilinx公司的開(kāi)發(fā)軟件中進(jìn)行了設計及優(yōu)化，目標器件為其最新的90nm工藝器件Spartan3E中最小器件XC3S100E-4VQ100C，該設計所占用的FPGA資源如表2所示。

由表2可以看出，本文給出的DDS設計占用資源很少，由于XC3S100E的市場(chǎng)價(jià)格在2美金左右，故本設計所占的硬件成本可以縮減到0.2美金左右。同時(shí)在ISE8.2中該設計的系統時(shí)鐘最大達到159.6MHz。以上的設計性能幾乎和現有的專(zhuān)用芯片相當，但成本下降很多。

為了進(jìn)一步驗證本文給出的DDS設計系統在功能和時(shí)序上的正確性，對其進(jìn)行了時(shí)序仿真，使用的仿真軟件為Modelsim6.1。仿真結果表明，該DDS系統可以運行在較高的工作頻率下。

本文在對DDS的基本原理進(jìn)行深入理解的基礎上，通過(guò)采用三種優(yōu)化與設計技術(shù)：(1)使用流水線(xiàn)累加器在不過(guò)多增加門(mén)數的條件下，大幅提高了芯片的工作速度;(2)壓縮成正弦查找表，在保證芯片使用精度的情況下減少了近3/4面積，大大節約了ROM的容量。(3)采用同步接口電路設計方案，消除了系統的接口不穩定性。同時(shí)使用VHDL語(yǔ)言實(shí)現了優(yōu)化，并把該設計適配到Xilinx公司的最新90nm工藝的Spartan3E系列的FPGA中，實(shí)際結果表明了本文給出的DDS設計方案在硬件開(kāi)銷(xiāo)方面的優(yōu)勢。