邏輯器件使用說(shuō)明

1：多余不用輸入管腳的處理

在多數情況下，集成電路芯片的管腳不會(huì )全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管腳，但實(shí)際上通常不會(huì )全部使用，這樣就會(huì )存在懸空端子。所有數字邏輯器件的無(wú)用端子必須連接到一個(gè)高電平或低電平，以防止電流漂移(具有總線(xiàn)保持功能的器件無(wú)需處理不用輸入管腳)。究竟上拉還是下拉由實(shí)際器件在何種方式下功耗最低確定。 244、16244經(jīng)測試在接高電平時(shí)靜態(tài)功耗較小，而接地時(shí)靜態(tài)功耗較大，故建議其無(wú)用端子處理以通過(guò)電阻接電源為好，電阻值推薦為1～10K。

2：選擇板內驅動(dòng)器件的驅動(dòng)能力，速度，不能盲目追求大驅動(dòng)能力和高速的器件，應該選擇能夠滿(mǎn)足設計要求，同時(shí)有一定的余量的器件，這樣可以減少信號過(guò)沖，改善信號質(zhì)量。 并且在設計時(shí)必須考慮信號匹配。

3：在對驅動(dòng)能力和速度要求較高的場(chǎng)合，如高速總線(xiàn)型信號線(xiàn)，可使用ABT、LVT系列。板間接口選擇ABT16244/245或LVTH16244/245，并在母板兩端匹配，在不影響速度的條件下與母板接口盡量串阻，以抑制過(guò)沖、保護器件，典型電阻值為10- 200Ω左右，另外，也可以使用并接二級管來(lái)進(jìn)行處理，效果也不錯，如1N4148等(抗沖擊較好)。

4：在總線(xiàn)達到產(chǎn)生傳輸線(xiàn)效應的長(cháng)度后，應考慮對傳輸線(xiàn)進(jìn)行匹配，一般采用的方式有始端匹配、終端匹配等。

始端匹配是在芯片的輸出端串接電阻，目的是防止信號畸變和地彈反射，特別當總線(xiàn)要透過(guò)接插件時(shí)，尤其須做始端匹配。 內部帶串聯(lián)阻尼電阻的器件相當于始端匹配，由于其阻值固定，無(wú)法根據實(shí)際情況進(jìn)行調整，在多數場(chǎng)合對于改善信號質(zhì)量收效不大，故此不建議推薦使用。始端匹配推薦電阻值為10～51 Ω，在實(shí)際使用中可根據IBIS模型模擬仿真確定其具體值。

由于終端匹配網(wǎng)絡(luò )加重了總線(xiàn)負載，所以不應該因為匹配而使Buffer的實(shí)際驅動(dòng)電流大于驅動(dòng)器件所能提供的最大Source、Sink電流值。

應選擇正確的終端匹配網(wǎng)絡(luò )，使總線(xiàn)即使在沒(méi)有任何驅動(dòng)源時(shí)，其線(xiàn)電壓仍能保持在穩定的高電平。

5：要注意高速驅動(dòng)器件的電源濾波。如ABT、LVT系列芯片在布線(xiàn)時(shí)，建議在芯片的四組電源引腳附近分別接0.1 μ或0.01 μ電容。

6：可編程器件任何電源引腳、地線(xiàn)引腳均不能懸空;在每個(gè)可編程器件的電源和地間要并接0.1uF的去耦電容，去耦電容盡量靠近電源引腳，并與地形成盡可能小的環(huán)路。

7：收發(fā)總線(xiàn)需有上拉電阻或上下拉電阻，保證總線(xiàn)浮空時(shí)能處于一個(gè)有效電平，以減小功耗和干擾。

8：373/374/273等器件為工作可靠，鎖存時(shí)鐘輸入建議串入10-200歐電阻。

9：時(shí)鐘、復位等引腳輸入往往要求較高電平，必要時(shí)可上拉電阻。

10：對開(kāi)關(guān)量輸入應串電阻，以避免過(guò)壓損壞。

11：對于帶有緩沖器的器件不要用于線(xiàn)性電路，如放大器、TTL、CMOS器件的互連

12：注意不同系列器件是否有帶電插拔功能及應用設計中的注意事項，在設計帶電插拔電路時(shí)請參考公司的《單板帶電插拔設計規范》。

13：注意電平接口的兼容性。 選用器件時(shí)要注意電平信號類(lèi)型，對于有不同邏輯電平互連的情況，請遵守本規范的相應的章節的具體要求。

14： 在器件工作過(guò)程中，為保證器件安全運行，器件引腳上的電壓及電流應嚴格控制在器件手冊指定的范圍內。邏輯器件的工作電壓不要超出它所允許的范圍。

15：邏輯器件的輸入信號不要超過(guò)它所能允許的電壓輸入范圍，不然可能會(huì )導致芯片性能下降甚至損壞邏輯器件。