使用賽靈思Vivado設計套件的九大理由

　　您的開(kāi)發(fā)團隊是否需要在極短的時(shí)間內打造出既復雜又富有競爭力的新一代系統?賽靈思All Programmable器件可助您一臂之力，它相對傳統可編程邏輯和I/O，新增了軟件可編程ARM^®處理系統、可編程模擬混合信號(AMS)子系統和不斷豐富的高復雜度的IP，支持開(kāi)發(fā)團隊突破原有的種種設計限制。賽靈思有多種All Programmable器件可供用戶(hù)選擇，構成這些器件的各種硅片組合使用賽靈思獨特的高性能3D堆疊硅片互聯(lián)技術(shù)彼此互聯(lián)。這些領(lǐng)先一代的All Programmable器件為用戶(hù)提供的功能，遠超常規可編程邏輯所能及，為用戶(hù)開(kāi)啟了一個(gè)全面可編程系統集成的新時(shí)代。

　　All Programmable抽象化與自動(dòng)化

　　All Programmable抽象化與自動(dòng)化有何意義?

　　其意義在于采用賽靈思All Programmable器件，用戶(hù)的開(kāi)發(fā)團隊可以用更少的部件實(shí)現更多系統功能，提升系統性能，降低系統功耗，減少材料清單(BOM)成本，同時(shí)滿(mǎn)足嚴格的產(chǎn)品上市時(shí)間要求。但如果不借助強大的硬件、軟件、系統設計工具和設計流程，則無(wú)法將這些優(yōu)勢交到您的設計團隊的手中，您也不可能實(shí)現這些優(yōu)勢。賽靈思把所需的這些硬件、軟件和系統設計開(kāi)發(fā)流程統稱(chēng)為“All Programmable 抽象化 (All Programmable Abstraction)”。

　　在這種使用All Programmable抽象化進(jìn)行先進(jìn)的領(lǐng)先一代的硬件、軟件和系統開(kāi)發(fā)過(guò)程中，起著(zhù)核心作用的是賽靈思Vivado^®設計套件。Vivado設計套件是一種以IP和系統為中心的、領(lǐng)先一代的全新SoC增強型綜合開(kāi)發(fā)環(huán)境，可解決用戶(hù)在系統級集成和實(shí)現過(guò)程中常見(jiàn)的生產(chǎn)力瓶頸問(wèn)題。

　　就在同類(lèi)競爭解決方案還在試圖通過(guò)擴展過(guò)時(shí)且松散連接的分立工具來(lái)跟上片上集成的高速發(fā)展的時(shí)候，Vivado設計套件憑借業(yè)界最先進(jìn)的SoC增強型設計方法和算法，提供了獨特、高度集成的開(kāi)發(fā)環(huán)境，為設計者帶來(lái)了設計生產(chǎn)力的極大提升。Vivado設計套件將硬件、軟件和系統工程師的生產(chǎn)力提升到了一個(gè)全新的水平。

　　以下九大理由，將讓您了解到Vivado設計套件為何能夠提供領(lǐng)先一代的設計生產(chǎn)力、簡(jiǎn)便易用性， 以及強大的系統級集成能力：

　　加快系統實(shí)現

　　理由一：突破器件密度極限：在單個(gè)器件中更快速集成更多功能。

　　如果設計工具能夠讓All Programmable器件集成更多功能，用戶(hù)就能夠在系統設計中選擇盡可能小的器件，從而直接帶來(lái)系統成本和功耗的下降。Vivado設計套件提供一種集成環(huán)境，能夠讓架構、軟件和硬件開(kāi)發(fā)人員在通用設計環(huán)境中協(xié)作工作，從而最大程度地提升設計效率，充分發(fā)揮All Programmable器件的可編程邏輯架構及其專(zhuān)用片上功能模塊的潛力。

　　以OpenCores.org的以太網(wǎng)MAC(媒體訪(fǎng)問(wèn)控制器)模塊設計為例。作為實(shí)驗，賽靈思反復原樣復制OpenCores以太網(wǎng)MAC，直至它們填充帶有693,120個(gè)邏輯單元的Virtex^®-7 690T FPGA。賽靈思又以類(lèi)似的方法填充帶有622,000個(gè)邏輯單元的同類(lèi)競爭器件。下圖顯示的是實(shí)驗結果。

　　按邏輯單元數量來(lái)衡量(一個(gè)“標準”的邏輯單元由一個(gè)4輸入LUT(查找表)和一個(gè)觸發(fā)器組成)，賽靈思Virtex-7 690T器件的原始容量比同類(lèi)競爭器件(帶有622,000個(gè)邏輯單元)高出11%。但如圖1所示，如果用Vivado設計套件將所有這些以太網(wǎng)MAC模塊實(shí)例填充到賽靈思Virtex-7 690T器件中，賽靈思Virtex-7 690T器件要比同類(lèi)競爭器件容納的實(shí)例數多出36%。這個(gè)實(shí)驗表明，Vivado設計套件與賽靈思7系列FPGA架構結合使用所產(chǎn)生的效率，要遠高于同類(lèi)競爭工具/器件組合所產(chǎn)生的效率。

　　(注：圖1根據LUT和Slice計數結果，對賽靈思7系列All Programmable器件和同類(lèi)競爭可編程邏輯器件進(jìn)行比較。賽靈思7系列All Programmable器件slice含四個(gè)6輸入LUT、八個(gè)觸發(fā)器以及相關(guān)的多路復用器和算術(shù)進(jìn)位邏輯，相當于1.6個(gè)邏輯單元。)

圖1：復制次數與架構資源利用率的對比

　　Vivado設計套件如何最大化器件利用率

　　Vivado設計套件之所以能夠實(shí)現更高的器件利用率，是因為它采用高級擬合算法，而且賽靈思7系列可編程邏輯架構在每個(gè)Slice內采用真正獨立的LUT。值得注意的是，圖1詳盡地體現了賽靈思7系列的LUT和Slice擬合結果，兩者均實(shí)現了近100%的利用率。而同類(lèi)競爭的可編程邏輯器件在器件利用率僅達到63%就用盡了可用的Slice。產(chǎn)生這種低利用率的根源歸咎于該競爭器件的可編程邏輯架構，這種架構在許多情況下不允許把兩個(gè)LUT捆綁成一個(gè)物理集群。在完整的設計中，這顯然會(huì )產(chǎn)生大量未充分利用的集群。這是由于為了滿(mǎn)足架構的引腳共享要求，只有一個(gè)LUT得到使用，而另一個(gè)LUT則不能再用于設計中其余的邏輯。這項實(shí)驗清楚地表明，用戶(hù)可以使用更小的7系列All Programmable來(lái)實(shí)現更大的系統設計。

　　在這個(gè)IP模塊擬合實(shí)驗中，Vivado設計套件與同類(lèi)可編程器件形成了鮮明的對：Vivado設計套件實(shí)現了99%的LUT利用率，而且即便在如此高利用率水平下，它還能在完成設計布局布線(xiàn)的同時(shí)，滿(mǎn)足時(shí)序約束。Vivado布局布線(xiàn)算法旨在處理高密度、高難度設計，便于用戶(hù)將更多邏輯置于該器件中，從而降低用戶(hù)的系統材料清單(BOM)成本和系統功耗。

　　理由二：Vivado以可預測的結果提供穩健可靠的性能和低功耗

　　出于納米級IC設計的物理原因，互聯(lián)已經(jīng)成為28nm及更高工藝節點(diǎn)的可編程邏輯器件架構的性能瓶頸。Vivado設計套件采用先進(jìn)的布局布線(xiàn)算法，可突破該性能瓶頸，而且點(diǎn)擊鼠標即可得到高性能結果。

　　Vivado設計套件的分析型布局布線(xiàn)算法能夠同步優(yōu)化包括時(shí)序、互聯(lián)使用和走線(xiàn)長(cháng)度在內的多重變量，提供可預測的設計收斂。同時(shí)，Vivado的實(shí)現引擎可保證在邏輯利用率高的大型器件上得到的結果和在器件利用率較低的設計上得到的結果一樣優(yōu)異。此外，在系統設計規模隨著(zhù)系統功能的增加而逐步增大的情況下，Vivado既能保持高性能結果，還能提高各次運行結果間的一致性。

　　如圖2所示，與同類(lèi)競爭工具相比，Vivado設計套件可隨著(zhù)利用率的提升提供更出色的性能，同時(shí)還能處理更大規模的設計。