Xilinx FPGA的功耗優(yōu)化設計

在某些設計中，一些模塊并非始終使用，但對于功耗影響卻很大，此時(shí)這些方法非常有用?？梢詴r(shí)鐘周期為基礎或者按多個(gè)時(shí)鐘周期的組合開(kāi)啟或關(guān)閉可能有成千上萬(wàn)個(gè)負載的大型時(shí)鐘域。

圖2 XPE功率優(yōu)化陣列結果

圖3 利用塊RAM 或 LUTRAM實(shí)現小存儲器陣列的功率估算

圖4 利用LUTRAM和塊RAM實(shí)現大存儲器陣列的功率估算

在電路板一級降低功耗

PCB設計師、機械工程師和系統架構師在電路板一級可以考慮通過(guò)幾個(gè)方面來(lái)降低FPGA的功耗，FPGA的內核電壓和結溫對于功耗的不同方面都有很強的影響。

控制VCCINT內核電壓是板級降低功耗的一種方法。源于泄漏的靜態(tài)功耗以及動(dòng)態(tài)功耗都高度依賴(lài)于FPGA的內核電壓。因此，減少泄漏的一種方法就是將內核電壓設置在接近額定值（1V）的地方，而不是工作在Virtex-5電壓范圍的高端（1.05V = +5%）。

采用現代開(kāi)關(guān)穩壓器，可以獲得±1.5%的電壓穩定度，而不是標準的±5%規格。保持內核電壓在1V（而不是最大值1.05V），可將泄漏導致的靜態(tài)功耗降低15%，同時(shí)動(dòng)態(tài)功耗降低10%。

降低FPGA結溫的一種簡(jiǎn)單明顯的方法是利用散熱更好的PCB或散熱器。然后，FPGA設計人員只要能夠降低功耗的改變都是值得鼓勵的。在結溫100℃左右時(shí)，15℃的溫度降低可以將源于泄漏導致的靜態(tài)功耗降低20%。

通過(guò)監控FPGA中的溫度和電壓也可以降低功耗。Virtex-5 FPGA中包含了一個(gè)稱(chēng)為System Monitor的模擬模塊，可以監控外部和內部模擬電壓以及芯片內部溫度。System Monitor基于一個(gè)10位的A/D變換器，能夠在-40℃至+125℃范圍內提供準確可靠的測量結果。A/D變換器將片上傳感器的輸出數字化，可以利用它來(lái)監控多達17路外部模擬輸入，從而監控系統性能與外部環(huán)境。模塊內包括了可配置的閾值和告警電平，并且可以在可配置的寄存器內存儲測量結果，因此可方便地接口到用戶(hù)邏輯或微處理器。

此外，I/O功率成為在功耗和性能平衡過(guò)程中需要考慮的另一重要因素，通過(guò)更為優(yōu)化的I/O選擇可以進(jìn)一步降低總體功耗。對于輸出來(lái)說(shuō)，驅動(dòng)力量最大的標準所消費的功率也最大，因此功率隨輸出使能速率和跳變速率線(xiàn)性變化。然而，LVDS是個(gè)例外，因為它采用了獨立于跳變速率的基于固定電流源。對于輸入來(lái)說(shuō)，參考標準消費功率也較大，因為它們需要實(shí)現差分接收器并且需要可選擇的內部端接。兩者都需要消費直流功率。

由于端接通常需要消費大量功率，因此使用時(shí)需謹慎考慮功率和性能的平衡。采用外部接口或不需要端接的方案會(huì )大大降低功耗。

總結

Xilinx公司一直致力于在ISE套件工具中集成功率優(yōu)化技術(shù)，同時(shí)，還可以將ISE配置為功率優(yōu)化綜合引擎來(lái)自動(dòng)定位源代碼中的小陣列并將其綜合進(jìn)LUTRAM中。

最近，Xilinx公司還推出了一個(gè)優(yōu)化布局器，能夠將功能進(jìn)行分組，從而最小化布線(xiàn)距離和容抗。稱(chēng)為PlanAhead的一組相關(guān)工具能夠將邏輯資源分組并從物理上在FPGA內進(jìn)行粗略的面積估算和位置定位，這樣就可以減少電容并加快布線(xiàn)速度。

Xilinx預期FPGA的動(dòng)態(tài)和靜態(tài)功率將會(huì )繼續面臨挑戰，所以將繼續致力于優(yōu)化FPGA的功率管理工具和設計方法，同時(shí)也將不斷努力在芯片層面上解決功耗問(wèn)題。