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EEPW首頁(yè) > 電源與新能源 > 設計應用 > 新型BiCMOS帶隙基準電路的設計

新型BiCMOS帶隙基準電路的設計

作者： 時(shí)間：2010-11-07 來(lái)源：網(wǎng)絡(luò ) 收藏

本文引用地址：http://dyxdggzs.com/article/180291.htm

　　

電源抑制比

　　

　　3 結語(yǔ)

　　帶隙基準電壓電路作為模擬電路中的重要模塊對A/D采集精度、電源管理芯片的性能都有重要影響。本文設計了一種高精度、高電源抑制比、低電壓的帶隙基準電路，并且實(shí)現了對基準電壓的外部修調。結果表明：電路在3.3 V電源電壓，-40～+125℃下能提供穩定的0.5 V基準電壓輸出，溫漂15 ppm，低頻時(shí)電源抑制比-103 dB，達到了設計要求。

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