基于Cadence_Allegro的高速PCB設計信號完整性分析與仿真

1．3 串擾
串擾發(fā)生在兩個(gè)相鄰的網(wǎng)絡(luò )之間，若一個(gè)網(wǎng)絡(luò )發(fā)生動(dòng)態(tài)變化，將會(huì )通過(guò)場(chǎng)的作用將噪聲耦合到與其相鄰的靜態(tài)網(wǎng)絡(luò )上，從而影響其信號質(zhì)量。信號傳播時(shí)的信號路徑與返回路徑存在邊緣場(chǎng)，會(huì )產(chǎn)生容性耦合與感性耦合，稱(chēng)為互容和互感。當一個(gè)網(wǎng)絡(luò )發(fā)生動(dòng)態(tài)變化時(shí)，通過(guò)邊緣場(chǎng)的作用，容性、感性耦合電流對相鄰網(wǎng)絡(luò )造成影響。開(kāi)關(guān)噪聲、地彈都是由串擾引起的。串擾分為近端串擾(NEXT)與遠端串擾(FEXT)，近端接近源端而遠端遠離源端。NEXT與FEXT幅值分別如式(2)，式(3)：


式中：Vb靜態(tài)線(xiàn)后向噪聲電壓；Va1為動(dòng)態(tài)線(xiàn)上信號電壓；kb為后向串擾系數；Vf為靜態(tài)線(xiàn)遠端電壓；Va2為信號線(xiàn)電壓；k1為遠端耦合系數；為兩條線(xiàn)耦合區的長(cháng)度；RT為上升時(shí)間；CmL，CL，LmL，LL分別為單位長(cháng)度互容、電容、互感、電感。由式(2)，式(3)可知，減小NEXT的主要方法是減小CmL，LmL，通過(guò)加大網(wǎng)絡(luò )間的距離可以做到這一點(diǎn)。減小FEXT的主要方法是增加RT，減小L，加大網(wǎng)絡(luò )間的距離。減小串擾會(huì )增加系統成本，需要折中才能在保證信號完整性的基礎上實(shí)現成本最節省化。
1．4 定時(shí)
集成電路只能按規定的時(shí)序接收數據，過(guò)長(cháng)的信號延遲可能導致時(shí)序違背和功能混亂。當系統時(shí)鐘很高時(shí)，信號在器件間的傳輸時(shí)間以及同步準備時(shí)間都縮短了，驅動(dòng)過(guò)載、走線(xiàn)過(guò)長(cháng)都會(huì )引起延時(shí)。高速電路要求在很短的時(shí)間內滿(mǎn)足各種門(mén)延時(shí)，包括建立時(shí)間、保持時(shí)間、線(xiàn)延時(shí)等，而且在高速PCB中，傳輸線(xiàn)上的分布電容、分布電感都會(huì )對信號的數字切換產(chǎn)生延時(shí)，影響數字電路的建立和保持時(shí)間，延時(shí)過(guò)長(cháng)可能會(huì )導致集成電路無(wú)法正確判斷數據。常見(jiàn)的時(shí)序系統分為普通時(shí)序系統和源同步時(shí)序系統2類(lèi)，本文主要介紹普通時(shí)序系統的時(shí)序問(wèn)題。所謂普通時(shí)序系統(公共時(shí)鐘時(shí)序系統)就是指驅動(dòng)端和接收端的同步時(shí)鐘信號都是由一個(gè)系統時(shí)鐘發(fā)生器提供的，其主要限制條件如式(4)，
式(5)：

式中：Ts,t，Th,t分別為建立時(shí)間與保持時(shí)間；Ts,m與Th.m分別為建立時(shí)間裕量與保持時(shí)間裕量；Tc為時(shí)鐘周期；Tp,s為2根CLOCK走線(xiàn)之間的時(shí)鐘偏移；Tc.s為時(shí)鐘驅動(dòng)器(PLL)的2個(gè)時(shí)鐘輸出之間的偏移；Tj為前后兩個(gè)時(shí)鐘周期之間的誤差；Tc,d為驅動(dòng)器內部的延時(shí)；Tf,d為驅動(dòng)器到接收端之間的數據線(xiàn)飛行時(shí)間。對于任何普通時(shí)鐘控制系統，如果能保證正常工作，就必須使建立時(shí)間裕量和保持時(shí)間裕量都至少大于零，即Ts,m>T0,Th,m>0。