數字控制DC／DC變換器中ADC的設計

4 設計方法和仿真結果
延遲單元對精度要求較高，采用全定制設計，而譯碼電路對精度要求較低，采用基于標準庫單元設計，整體電路使用Hsim進(jìn)行數?；旌戏抡?。

設計時(shí)，基準電壓為1．5V，工作頻率是1．5MHz，輸入電壓從0．7～1．5V線(xiàn)性上升，輸出為譯碼后的結果，即6位數字信號e。Vsense每增加或減少12．5mV，e增加或減少“1”，但e的最大值是63。圖7為0．13μm CMOS工藝下差分延遲線(xiàn)ADC的輸入輸出曲線(xiàn)，可以看出，差分延遲線(xiàn)ADC的輸出沒(méi)有明顯偏移，零輸入對應零輸出，線(xiàn)性度良好。

5 結束語(yǔ)
本文在分析了應用于數字控制DC／DC變換器中的ADC的特點(diǎn)的基礎上，研究了差分延遲線(xiàn)ADC的建模和實(shí)現。該差分延遲線(xiàn)ADC電路結構簡(jiǎn)單，不需要外部電路產(chǎn)生控制信號，可抵消部分工藝偏差。該ADC轉換速率很快，功耗低，適合應用在高頻數字DC／DC變換器中。