數字控制DC／DC變換器中ADC的設計

給定一個(gè)開(kāi)始信號AD_Stan，經(jīng)一定時(shí)間間隔后產(chǎn)生一個(gè)采樣脈沖信號sample，作為D觸發(fā)器的控制信號。在采樣信號有效時(shí)對D觸發(fā)器的輸入信號進(jìn)行鎖存，將D觸發(fā)器的輸出信號送至譯碼電路得到最后的誤差信號。圖4是延遲線(xiàn)ADC的時(shí)序圖，假設圖2中n=8。在采樣信號有效時(shí)，AD_Start信號正好傳到第5個(gè)延遲單元，于是q1～q5輸出為1，q6～q8輸出為0。采樣電壓越大，延遲時(shí)間td越小，信號傳播得越快，輸出的溫度計碼中的1的個(gè)數越多。譯碼電路再將溫度計碼轉換為所需要的二進(jìn)制碼。延遲線(xiàn)ADC即通過(guò)輸入電源對延遲鏈供電，根據延遲鏈延遲時(shí)間的大小來(lái)確定輸入的大小。

3 差分延遲線(xiàn)ADC
3．1 差分延遲線(xiàn)ADC結構分析
延遲線(xiàn)ADC結構簡(jiǎn)單，功耗小，但易受工藝和溫度環(huán)境影響，且采樣信號需外部產(chǎn)生，增加了電路的復雜性，而且采樣信號的延遲大小會(huì )影響ADC量化電平的大小，使得系統輸出不易穩定。
差分延遲線(xiàn)結構是對延遲線(xiàn)結構的一種改進(jìn)，結構圖如圖5所示。差分延遲線(xiàn)ADC由兩條全同的延遲鏈組成，主延遲鏈(Primary delay-line)和參考延遲鏈(Reference delay-line)。參考延遲鏈可經(jīng)主延遲鏈復制而來(lái)。兩條差分延遲鏈共用一個(gè)啟動(dòng)信號AD_Start，使兩條延遲鏈的工作狀態(tài)完全相同。差分延遲鏈的兩個(gè)輸入分別是采樣電壓Vsense和基準。

電壓Vref，Vsense須小于Vref，根據電壓越大延遲越小的原理，參考延遲鏈先于主延遲鏈傳播完，將與主延遲鏈相連的D觸發(fā)器打開(kāi)，對主延遲鏈上的Vsense進(jìn)行采樣。這樣就實(shí)現了將采樣電壓與基準電壓作比較，再通過(guò)譯碼電路得到系統需要的數字誤差信號。
差分延遲線(xiàn)ADC的控制信號在內部產(chǎn)生，進(jìn)一步簡(jiǎn)化了電路結構。采用差分形式輸入，使得采樣電壓和基準電壓同時(shí)受到溫度和工藝偏差的影響，減少主延遲鏈的延時(shí)偏差。