大功率VDMOS(200V)的設計研究

1.3 閾值電壓的設計

對于多晶硅柵的NMOS管，閾值電壓可寫(xiě)作：

式中：Vcp是高濃度N+摻雜的多晶硅柵和P-body區的接觸電勢，△VTh是強反型下的表面勢：

當達到和超出閾值電壓時(shí)，△V=△Vth=(kT/q)ln(nA/ni);Qss是Si-SiO2界面雜質(zhì)引入的電荷，通常它帶負電。

1.4 導通電阻的設計

導通電阻Ron=Rcs+Rbs+Rch+Ra+Rj+Re+Rbd+Rcd。各部分的含義為：Rcs為源極引線(xiàn)與N+源區接觸電阻，該電阻可通過(guò)適當的金屬化工藝而使之忽略不計;Rbs源區串聯(lián)電阻;Rch溝道電阻;Ra柵電極正下方N-區表面積累層電阻;RJ相鄰兩P阱間形成的J型管區電阻;Re高阻外延層的導通電阻;Rbd漏極N+層(即襯底)的導通電阻，由于此處雜質(zhì)濃度較高，因此Rbd可忽略不計;Rcd為漏極接觸電阻，其阻值較小，可忽略不計。

在200 V的器件中Rch起著(zhù)主要作用：

理論上可以通過(guò)減小溝道長(cháng)度或增加溝道內電子遷移率的辦法來(lái)減小溝道電阻。但對于N溝道MOSFET器件，電子遷移率可近似看作常數，而溝道長(cháng)度受到溝道穿通二次擊穿的限制。目前通過(guò)增加溝道寬度即提高元胞密度是減小溝道電阻的主要方法。

1.5 參數的仿真結果

該器件用Tsuprem 4和Medici軟件混合仿真。關(guān)鍵工藝參數為：外延厚度20μm，外延電阻率5Ω·cm;柵氧厚度52 nm(5+40+5 min);P阱注入劑量在3×1013cm-3，推阱時(shí)間為65 min。表2給出了靜態(tài)參數表。

各參數仿真圖如圖1，圖2所示。

1.6 結終端仿真結果

結終端結合自對準工藝，P等位和場(chǎng)限環(huán)的形成依靠多晶和場(chǎng)氧進(jìn)行阻擋，利用多晶硅作為金屬場(chǎng)板。使用了1個(gè)等位環(huán)和3個(gè)場(chǎng)限環(huán)，耐壓可以達到242 V，仿真結果如圖3～5所示。

2 制造結果

在基于設計和封裝控制的基礎上，進(jìn)行了樣品的試制。采用的是TO-257的扁平封裝。管芯試制樣品后，對相關(guān)參數進(jìn)行了測試，測試結果見(jiàn)表3所示。因為導通電阻是在封裝之后測試，在封裝后會(huì )引入一定的封裝電阻，所以導通電阻比仿真時(shí)略有增大。隨后對管芯進(jìn)行了封裝，試驗產(chǎn)品出來(lái)后，發(fā)現有近一半產(chǎn)品的閾值電壓有所縮小，有的甚至降到1V以下。出現這一問(wèn)題，及時(shí)查找原因，發(fā)現燒結時(shí)間過(guò)長(cháng)可能是閾值電壓縮小的主要原因。由于本產(chǎn)品外形的特殊性，燒結時(shí)，每一船放的產(chǎn)品只數不能過(guò)多。而量少了，原來(lái)的燒結時(shí)間就顯得過(guò)長(cháng)。燒結時(shí)使用的是氫氣保護，燒結時(shí)間長(cháng)了，使氫離子在柵極上堆積，致使閾值電壓下降。于是嘗試著(zhù)將燒結時(shí)間縮短，可是燒出來(lái)又出現了新的問(wèn)題：很多產(chǎn)品的燒結焊料熔化不均勻，使芯片與底座燒結不牢，用探針一戳，就掉下來(lái)了。為了解決這一矛盾，反復試驗將燒結時(shí)間用秒數來(lái)增減。最終達到在焊料完全均勻熔化的前提下，又使閾值電壓不至于縮小。