解析基于開(kāi)關(guān)電源驅動(dòng)的高速ADC設計方案
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圖12b顯示了5次ADS6148實(shí)驗輸入頻率的SFDR變化。我們并未觀(guān)測到較大的性能降低。
圖12：10到300MHz的輸入頻率掃描。
比較圖13所示FFT圖，我們知道無(wú)RC緩n器SNR稍微減少的塬因。去除RC緩n器電路后，在A(yíng)DS6148輸出能譜中，我們可看到分?zhù)嗕隔约?00kHz(TPS5420開(kāi)關(guān)頻率)的眾多小突波，如圖13所示。相較于A(yíng)DS5483，這些小突波更具主導性，并且因為ADS6148的固有低PSRR SNR大幅降低。但是，圖13所示FFT圖還顯示添加的RC緩n器電路較好地彌補了這一不足。
圖13：大批突波的65k點(diǎn)FFT圖。
圖14所示標駛FFT圖顯示交換式穩壓器的突波高出ADC平均雜訊層約5到6dB。其非常低，以至于其對SFDR減少無(wú)法產(chǎn)生影響，但卻明顯地影響了ADC的SNR。
圖14：標駛FFT圖顯示使用RC緩n器的好處。
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