解析基于開(kāi)關(guān)電源驅動(dòng)的高速ADC設計方案

實(shí)驗 5

將一個(gè)8Ω功率電阻連接到5V電源，類(lèi)比如現場(chǎng)可程式設計閘陣列(FPGA)等額外負載。TPS5420必須提供更高的輸出電流，并更努力地驅動(dòng)其內部開(kāi)關(guān)，因而產(chǎn)生更大的輸出突波。通過(guò)重復進(jìn)行‘實(shí)驗2’、‘實(shí)驗3’和‘實(shí)驗4’可以測試這種配置。

測量結果

我們利用輸入訊號頻率掃描對比了5個(gè)實(shí)驗。先使用135MSPS裱速率然后使用80MSPS裱速率對叁個(gè)ADS5483EVM實(shí)施了這種實(shí)驗，均沒(méi)有觀(guān)察到巨大的性能差異。

在使用135MSPS裱速率情況下，SNR和SFDR的頻率掃描如圖5所示。

圖5;10到130MHz輸入頻率掃描。

在10到130MHz輸入頻率下SNR的最大變化約為0.1dB。SFDR結果也非常接近;在某些輸入頻率(例如：80MHz)下，可以觀(guān)測到下降1至2dB。

5個(gè)實(shí)驗的FFT曲線(xiàn)圖對比(請參見(jiàn)圖6)顯示雜訊底限或突波振幅沒(méi)有出現較大的增加。使用LDO清除開(kāi)關(guān)雜訊使得輸出頻譜看起來(lái)幾乎與乾凈5V實(shí)驗室電源完全一樣。

圖6：500kHz偏置突波65k點(diǎn)FFT圖。

去除LDO以后，我們觀(guān)測到從交換式穩壓器產(chǎn)生了兩個(gè)突波，其具有一個(gè)來(lái)自10MHz輸入音調的約500kHz頻率偏置。RC緩n器電路降低這些突波振幅約3dB，從約-108dBc降到了約-111dBc。這一值低于A(yíng)DS5483的平均突波振幅，其顯示ADS5483可在不犧牲SNR或SFDR性能的情況下直接由一個(gè)交換式穩壓器來(lái)驅動(dòng)。

RC緩沖器

降壓穩壓器輸出能夠以相當高的開(kāi)關(guān)速度對非常大的電壓實(shí)施開(kāi)關(guān)作業(yè)。本文中，將TPS5420的輸入電壓軌設定為10V，我們可在輸出端觀(guān)測到許多過(guò)n和振鈴，如圖7a所示。為了吸收一些電源電路電抗能量，我們將RC緩n電路添加到了TPS5420的輸出(請參見(jiàn)圖7b)。該電路提供了一個(gè)高頻接地通路，其對過(guò)n起到了一些阻滯作用。圖7a顯示RC緩n器降低過(guò)n約50%，并且幾乎完全消除了振鈴。我選用了R=2.2Ω和C=470pF的元件值。穩壓器的開(kāi)關(guān)頻率圍可以為500kHz到約6MHz，具體取決于u造廠(chǎng)商，因此可能需要我們對R和C值進(jìn)行調節。這種解決方案的代價(jià)是帶來(lái)一些額外的分流電阻AC功耗(管電阻非常小)，其降低穩壓器總功效不足1%。

圖7：TPS5420交換式穩壓器。

我們將10MHz輸入訊號標駛FFT圖繪u出來(lái)，以對比‘實(shí)驗1’到‘實(shí)驗4’(請參見(jiàn)圖8)。

圖8：‘實(shí)驗1’到‘實(shí)驗4’的標FFT圖。

TPS5420的突波在約500kHz偏置時(shí)清晰可見(jiàn)。緩n器降低突波振幅約3dB，而低雜訊LDO則完全消除了突波。需要注意的是，RC緩n器(無(wú)LDO)的突波振幅約為-112dBc，遠低于A(yíng)DS5483平均突波振幅，因此SFDR性能并未降低。

在‘實(shí)驗 5‘中，我們將一個(gè)8Ω功率電阻添加到5-VVDDA電壓軌，旨在模擬電源的重負載。標駛FFT圖(請參見(jiàn)圖9)并未顯示出很多不同。

圖9：添加 8Ω負載的標駛FFT圖。

去除RC緩n器以后，突波增加約4.5dB;其仍然遠低于平均突波振幅。