CMOS工藝多功能數字芯片的輸出緩沖電路設計

由圖5(a)(b)(c)(d)可知，在輸出緩沖器設計為三級反相器鏈的情況下，緩沖器的上升時(shí)間tr=17．3ns，tf=15．8 ns，td=16．09 ns。

3 本設計輸出緩沖器的設計
由以上兩種設計方案的對比中可以看出，在負載為相同的情況下，兩種設計方案在芯片的上升時(shí)間、下降時(shí)間和延遲時(shí)間上相差不大，考慮到芯片版圖的面積和工藝問(wèn)題，在多功能數字芯片的輸出電路設計中采用了第一種三級反相器鏈的設計方案。由以上的管子尺寸可知，輸出反相器鏈的管子尺寸較大，所以一般采用梳狀結構MOS晶體管的版圖設計，也就是把一個(gè)晶體管分為多個(gè)叉指。

圖6所示為一款多功能數字芯片的版圖照片和封裝示意圖，表1為管腳對應圖。在多功能數字芯片的設計中，我們在輸出端4和7端采用了本設計思想的等比輸出緩沖器鏈電路，另外，由于在輸出端設計了最終尺寸很大的CMOS管構成的輸出緩沖器鏈電路來(lái)提高芯片的驅動(dòng)能力，這些MOS管的漏區和襯底形成的pn結就相當于一個(gè)大面積的二極管，同樣可以起到很好的ESD保護作用。因此，在輸出端可不用增加ESD保護器件，從而減小芯片的版圖面積。

4 結論
文中系統介紹等比輸出緩沖器電路的設計；深入分析了采用不同優(yōu)化因子的輸出緩沖器電路電路的設計優(yōu)缺點(diǎn)。在此基礎上，基于CSMC 2P2M 0．6μm標準的COMS工藝，進(jìn)行輸出緩沖器鏈電路的版圖設計和驗證，并在一款多功能數字芯片上應用，該芯片參與了MPW計劃進(jìn)行流片。測試結果顯示該輸出緩沖器鏈電路的設計思想能直接應用到各種集成電路芯片中。