BU-61580芯片與PPC處理器的接口設計與分析

摘要：文章簡(jiǎn)要介紹了MIL-STD-1553總線(xiàn)的接口芯片BU-61580的功能及其特點(diǎn)，重點(diǎn)從硬件方面分析了RT模式下的幾種不同的接口方式，具體分析了BU-61580與PPC系列代表處。理器PPC755如何進(jìn)行硬件設計，如何能比較好的縮短共享內存的仲裁時(shí)間問(wèn)題。
關(guān)鍵詞：共享內存；仲裁；存儲器接口

BU-61580是美國DDC公司生產(chǎn)的MIL-STD-1553B總線(xiàn)控制芯片，其集1553B總線(xiàn)協(xié)議的BC／RT／MT模式與一身，具有雙收發(fā)器模塊、協(xié)議處理器部件、存儲器管理部件以及與不同微處理器的邏輯接口，內部還集成了一個(gè)4k字節的共享RAM。在進(jìn)行總線(xiàn)通訊時(shí)，主機只需要初始化其內部共享RAM中的相關(guān)數據結構和需要發(fā)送的數據信息，對其內部的寄存器進(jìn)行適當的編程，就可以自動(dòng)地完成1553B總線(xiàn)的消息傳輸任務(wù)。對1553B總線(xiàn)的全協(xié)議支持以及靈活的使用方式，使得BU-61580在航空工程領(lǐng)域占領(lǐng)了很大的市場(chǎng)份額。PPC處理器是Motorola和IBM共同研發(fā)的RISC結構體系，具有高性能和低功耗的特點(diǎn)，主要應用在嵌入式系統中。PPC處理器分為MPC6XX、MPC7XX、MPC7XXX幾個(gè)系列。
文章以PPC處理器PPC755為例，介紹與BU-61580協(xié)議芯片在RT方式下的硬件設計。

1 BU-61580協(xié)議芯片簡(jiǎn)介
1．1 BU-61580功能與特點(diǎn)
BU-61580協(xié)議芯片除了具有遠程終端(RT)功能外，還可以用作總線(xiàn)控制器(BC)、總線(xiàn)監控器(MT)，其內部功能極強，接口靈活、便于控制，有各種封裝形式和供電電壓供用戶(hù)選擇，是1553A／B等總線(xiàn)標準應用中較常用的接口芯片。其主要特點(diǎn)有：
a)支持多種總線(xiàn)通訊協(xié)議；
b)靈活的處理器／存儲器接口；
c)先進(jìn)的BC特性：重試、可編程時(shí)間間隔、幀自動(dòng)重復；
d)先進(jìn)的RT特性：非法化指令和忙位可編程，RT可工作在單一消息模式、可選擇雙緩沖器模式或環(huán)形緩沖器模式；
e)先進(jìn)的MT特性：字監控選擇，可選擇為同時(shí)具有RT和MT功能；
f)單電源供電，體積小，功耗低
1．2 BU-61580與處理器的接口方式選擇
BU-61580與處理器或外部存貯器接口非常靈活，可與8位、16位多種處理器接口，需要很少的控制邏輯電路。BU-61580與處理器共有3種接口結構形式：8／16位緩沖方式、16位透明方式、16位直接存貯器存取方式。
8／16位緩沖方式下BU-61580和處理器共享內部4K byte內存，BU-61580內部提供地址線(xiàn)和數據線(xiàn)的物理隔離措施，處理器訪(fǎng)問(wèn)內部4K byte內存時(shí)不需要外部增加隔離措施。8位緩沖方式主要應用范圍是針對8位處理器，如8051、80186等微處理器。緩沖方式硬件電路簡(jiǎn)單，要充分利用BU-61580的READY(等待信號)，但在其和處理器共享內存訪(fǎng)問(wèn)時(shí)的沖突仲裁的時(shí)間大約需3．7us，很大程度上限制了處理器的速度。
16位透明方式下BU-61580和處理器也可以共享內存，不同的是該方式下內存大小可外擴到64K byte，處理器訪(fǎng)問(wèn)64K byte內存時(shí)需要在外部增加隔離措施。硬件電路較16緩沖方式復雜，但傳輸的數據量較大，但仍然存在和處理器共享內存訪(fǎng)問(wèn)時(shí)的沖突仲裁的時(shí)間大約需3．7 us，很大程度上限制了處理器的速度。16位透明帶雙口 RAM方式，處理器和BU-61580通過(guò)雙口RAM的兩側的A口和B口進(jìn)行內存共享，處理器可全速訪(fǎng)問(wèn)雙口RAM，訪(fǎng)問(wèn)的速度受雙口RAM的限制。這種方式要求要求處理器訪(fǎng)問(wèn)雙口的時(shí)間必須小于100ns，這樣減少了BU-61580訪(fǎng)問(wèn)內存的沖突仲裁的時(shí)間，BU-61580在沖突下仲裁時(shí)間大約250ns。16位直接存貯器存取方式下由處理器而不是BU-61580仲裁使用地址和數據線(xiàn)。當BU-61580終端需要訪(fǎng)問(wèn)RAM的時(shí)候，它需要通過(guò)將／DTREQ(Data Transfer Request)信號變低向CPU請求數據和地址總線(xiàn)。當CPU完成當前指令周期，它通過(guò)將／DTGRT (Data Transfer Grant)信號變低來(lái)放棄使用中的總線(xiàn)。當ACE采樣到／DTGRT變低，它將／DTACK(Data Transfer Acknowledge)信號變低表明ACE已經(jīng)開(kāi)始控制總線(xiàn)了。16位直接存貯器存取方式主要弊端是1553終端向RAM傳輸字或者一組字都必須占用處理器的帶寬，處理器使用率低，其優(yōu)點(diǎn)是可快速傳輸大量數據(外部RAM需要大于64K byte)。

2 PPC755處理器方案設計
第三代高性能PowerPC處理器PPC755具有并行執行數條指令、簡(jiǎn)單指令的快速執行、流水線(xiàn)操作等優(yōu)點(diǎn)，內部最高頻率為300MHz，最快單周期可同時(shí)執行6條指令，峰值速度約500MIPS／300MHz。圖1為PPC755設計方案，Tundra半導體公司Tsi107主橋片提供與PowerPC處理器、PCI外圍設備及本地內存之間的系統互連接口。外設接口可配置在CS2／CS3空間，也可以在PCI空間。外設配置在CS2／CS3空間，其訪(fǎng)問(wèn)速度必須以所有外設中最慢外設的參數設置，快速的外設可以加等待時(shí)間滿(mǎn)足CS2／CS3的存儲器參數設置；外設配置在PCI空間，可以有效的將快速外設和慢速外設通過(guò)應答信號在PCI空間訪(fǎng)問(wèn)，對于非PCI接口外設，需要將PCI總線(xiàn)接口進(jìn)行轉換。

3 BU-61580與PPC755處理器典型接口＼設計
根據PPC處理器設計方案可知，外設配置在CS2／CS3空間使用簡(jiǎn)單方便，但足不夠靈活，并且訪(fǎng)問(wèn)外設的受到最慢外設的限制。這種設計方案不需要BU-61580的應答READY信號，采用BU-61580的8位／16緩沖方式下的零等待方式比較合適。