電路設計模塊化與設計重利用
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2)子電路PORT定義好以后，根據PORT建立子電路原理圖的BLOCK。TOOLS—generate view…點(diǎn)擊generate symbols，產(chǎn)生子電路的原理符號。打開(kāi)該項目庫管理工具中的Part Developer原理符號建庫工具，根據設計功能需要，調整管腳位置。
3)子電路的物理映射(Package)。在Proiect Setup中，定義Subdesign，建立子電路模塊時(shí)只需要定義Generate Subdesign，如圖3所示，將子電路設計名稱(chēng)定義在Subdesign欄。本文引用地址：http://dyxdggzs.com/article/175851.htm
4)子電路的布局布線(xiàn)和其他電路設計是一樣的，合理規劃布局、疊層、布線(xiàn)，PCB各項檢查沒(méi)有問(wèn)題以后，點(diǎn)擊菜單Tools-CreateModule如圖4所示(該功能只有Cadence ALLEGRO GXL才有)，定義模塊名稱(chēng)和原理設計名稱(chēng)一致，產(chǎn)生*．mdd文件。
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