了解高速ADC的數字輸出選擇

要點(diǎn)

1.高端儀表促進(jìn)了更快的ADC速度和更多的通道數與密度，設計者必須評估轉換器的輸出格式，以及基本的轉換性能。

2.主要的輸出選項是CMOS(互補金屬氧化物半導體)、LVDS(低壓差分信令)，以及CML(電流模式邏輯)。

3.要考慮的問(wèn)題包括：功耗、瞬變、數據與時(shí)鐘的變形，以及對噪聲的抑制能力。

4.對于布局的考慮也是轉換輸出選擇中的一個(gè)方面，尤其當采用LVDS技術(shù)時(shí)。

當設計者有多種ADC選擇時(shí)，他們必須考慮采用哪種類(lèi)型的數字數據輸出：CMOS(互補金屬氧化物半導體)、LVDS(低壓差分信令)，還是CML(電流模式邏輯)。ADC中所采用的每種數字輸出類(lèi)型都各有優(yōu)缺點(diǎn)，設計者應結合自己的應用來(lái)考慮。這些因素取決于A(yíng)DC的采樣速率與分辨率、輸出數據速率，以及系統設計的功率要求，等等。

CMOS驅動(dòng)器

在采樣速率低于200M采樣/秒的ADC中，常見(jiàn)的是CMOS數字輸出。典型的CMOS驅動(dòng)器包括一個(gè)NMOS管和一個(gè)PMOS管(它們的漏極相互連接)、電源電壓VDD和地(圖1a)。這個(gè)結構會(huì )使輸出反相。另外，也可以采用一種背對背的結構，避免輸出反相(圖1b)。

圖1，一個(gè)典型CMOS數字輸出驅動(dòng)器可以是反相結構(a)，或非反相結構(b)。

CMOS輸出驅動(dòng)器有高的輸入阻抗和低的輸出阻抗。在驅動(dòng)器的輸入端，兩個(gè)CMOS晶體管的柵極阻抗非常高，因為柵極氧化物將柵極與任何導電材料隔離開(kāi)來(lái)。輸入端阻抗的范圍可從千歐姆級到兆歐姆級。

在驅動(dòng)器的輸出端，漏極電流ID通常較小，它決定了阻抗。此時(shí)，阻抗通常小于數百歐姆。CMOS的電壓擺幅大約是從電源電壓到地，因此根據電源電壓情況可能會(huì )很大。由于輸入阻抗高，輸出阻抗相對較低，因此一個(gè)CMOS輸出通?？梢则寗?dòng)多個(gè)CMOS輸入。

CMOS輸出端還有低靜態(tài)電流。只有當CMOS驅動(dòng)器發(fā)生一次開(kāi)關(guān)事件時(shí)，才出現大量的電流。當驅動(dòng)器在低態(tài)(即拉至地)或高態(tài)(即拉至電源電壓)時(shí)，幾乎沒(méi)有流過(guò)驅動(dòng)器的電流。不過(guò)，當驅動(dòng)器從低態(tài)切換到高態(tài)，或從高態(tài)切換到低態(tài)時(shí)，電源電壓到地之間就出現了一個(gè)短暫的低阻通路。這個(gè)瞬態(tài)電流就是設計者通常對高于200M采樣/秒速率ADC采用其它輸出驅動(dòng)技術(shù)的主要原因之一。

另一個(gè)原因是，轉換器的每一位都需要一個(gè)CMOS驅動(dòng)器。一只14位ADC需要14個(gè)CMOS輸出驅動(dòng)器。這一約束條件要求在一只封裝中使用一個(gè)以上的轉換器;通常在一個(gè)封裝中會(huì )用到多達8個(gè)轉換器，產(chǎn)生了多個(gè)驅動(dòng)器的問(wèn)題。例如，采用CMOS技術(shù)可能需要用多達112個(gè)輸出端子做數據輸出。這種結構不僅從封裝角度是不可能的，而且也會(huì )消耗更多的功率，增加PCB布局的復雜性。為解決這些問(wèn)題，制造商開(kāi)始采用LVDS的接口。

LVDS驅動(dòng)器

LVDS較CMOS技術(shù)有一些優(yōu)勢，包括它僅需約350mV的信號就能運行，并且是差分信號而不是單端信號。較小電壓擺幅有更快的切換速度，減少了對EMI問(wèn)題的關(guān)切。由于LVDS技術(shù)是差分的，它也有共模抑制作用，意味著(zhù)耦合到信號上的噪聲在兩個(gè)信號路徑上是相同的，而差分接收器能夠去除大部分噪聲。

LVDS的阻抗要受到更嚴格的控制，負載電阻必須接近100Ω。設計者獲得這個(gè)電阻的方法通常是在LVDS接收器上使用并聯(lián)終結的電阻。另外，還必須用受控阻抗的傳輸線(xiàn)來(lái)傳送LVDS信號。單端設計需要50Ω的阻抗，而差分設計則要將阻抗保持在100Ω(圖2)。

圖2，LVDS輸出驅動(dòng)器提供受控的輸入與輸出阻抗。

正如LVDS輸出驅動(dòng)結構所示，電路的工作結果是輸出提供一個(gè)固定的直流負載電流，從而避免了在輸出邏輯狀態(tài)變化時(shí)，一個(gè)典型CMOS輸出驅動(dòng)器上會(huì )出現的電流尖峰。電路的標稱(chēng)供出/拉入電流為3.5mA，在100Ω終端電阻上獲得350mV的典型輸出電壓擺幅。電路的共模電平一般為1.2V，兼容于3.3V、2.5V和1.8V的電源電壓。

LVDS最常見(jiàn)的標準是ANSI/TIA/EIA-644規范，即“低壓差分信令接口電路的電氣特性”;另一個(gè)標準是IEEE的SCI(可擴展一致性接口)LVDS標準。LVDS要求特別注意信號走線(xiàn)的物理布局，但對于大于200M采樣/秒的轉換器則提供了很多優(yōu)點(diǎn)。LVDS驅動(dòng)器是恒流驅動(dòng)，因此能夠驅動(dòng)很多輸出，不需要CMOS那么大量的電流。另外還可以使LVDS工作在DDR模式，它可以用一個(gè)LVDS輸出驅動(dòng)器給出2個(gè)數據位，從而需要的引腳數只有CMOS的一半。

LVDS還降低了相同數量數據輸出的功耗。不過(guò)，隨著(zhù)轉換器分辨率的增加，PCB布局有一個(gè)更困難的工作，即處理一個(gè)LVDS接口所需要的很多數據輸出。ADC的采樣速率最終會(huì )將接口需要的數據速率推高至超出LVDS的能力。