C64x+ DSP高速緩存一致性分析與維護
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C64x+ 存儲器架構
本文引用地址：http://dyxdggzs.com/article/173469.htm德州儀器(TI)公司對高性能C64x核進(jìn)行了改進(jìn)，使其性能大副提升，稱(chēng)之為C64x+DSP核。C64x+系統的存儲器框圖如圖1所示。存儲器被分成了三級：第一級是L1，包含數據存儲器（L1D）和代碼存儲器(L1P)；第二級是代碼和數據共用存儲器（L2）；第三級是外部存儲器，主要是DDR2存儲器。L1P、L1D和L2的CACHE功能分別由相應的L1P控制器、L1D控制器和L2控制器完成。表 1總結了C64x+平臺上可用的CACHE情況。
圖1 C64x+ 存儲器框圖
表 1 C64x+ CACHE特性
C64x+平臺上L1P用來(lái)存儲或者緩存代碼；L1D用來(lái)存儲或者緩存數據。L1P和L1D大小都是32K字節，可以分別配置0K、4KB、8KB、16KB或者32KB作為CACHE，其余作為代碼或者數據RAM。作為CACHE的部分，用來(lái)緩存L2和DDR2的數據或代碼。作為RAM的部分，可以存儲關(guān)鍵的代碼或者數據使得內核能夠以很高的速度訪(fǎng)問(wèn)。C64x+平臺上L2 存儲器可用于存儲代碼和數據。L2上最大可以分配256K字節CACHE來(lái)緩存DDR2中的數據或代碼。L2中其余部分作為RAM存儲代碼和數據。
圖 2 內核訪(fǎng)問(wèn)存儲器流程
高速緩存一致性問(wèn)題分析
在任何時(shí)刻，內核或者其它主機訪(fǎng)問(wèn)存儲器中數據時(shí)，由于CACHE的存在造成不能夠得到最近更新過(guò)的數據，就會(huì )出現CACHE一致性問(wèn)題。CACHE的一致性問(wèn)題分為兩個(gè)大類(lèi)：內核讀一致性問(wèn)題和內核寫(xiě)一致性問(wèn)題。在下面兩個(gè)小節中，分別描述了這兩種情況的模型：
內核讀一致性模型
圖 3給出了內核讀一致性的模型。在這個(gè)模型中，CACHE一致性問(wèn)題的存在取決于圖中虛線(xiàn)箭頭指示的第二步操作能否在內核從CACHE中重新讀數據之前完成。如果不能，則會(huì )造成內核讀取的數據不是其它主機更新后的數據，而是原來(lái)CACHE中的內容，從而導致一致性的問(wèn)題。
圖 3 內核讀一致性模型
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