采用段式管理的大容量外部RAM擴展技術(shù)
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1.3.2 邏輯段表設計與段的存取管理
為了便于對段的存取管理控制，設計一個(gè)邏輯段表，表的內容為邏輯段號。因為1個(gè)邏輯段為64KB，它與2個(gè)物理段（每段32KB）相對應，因而邏輯段表示的長(cháng)度為實(shí)際物理段總數的一半。設有N個(gè)段，邏輯段表如圖3所示。例如：有8個(gè)32KB的物理段，邏輯段表的長(cháng)度為4B，邏輯段表的內容為：0，1，2， 3。實(shí)際的物理段號為：0，1，2，3，4，5，6，7。每個(gè)邏輯段號與2個(gè)物理段號相對應。
另外，為了便于存取控制，設計一個(gè)將邏輯地址自動(dòng)轉換成物理地址的子程序，子程序必須簡(jiǎn)單。經(jīng)過(guò)分析，把每個(gè)32KB的物理段的起始地址都設為8000H，即每個(gè)32KB的物理段的段內地址都是從8000H～0FFFFH。根據邏輯地址與物理地址的對應關(guān)系，筆者設計了一個(gè)子程序，由于結構簡(jiǎn)單，只給出具體流程圖，如圖4所示。子程序的入口參數為邏輯段號與邏輯偏移地址，返回結果為物理段號與物理段內地址。這樣，對段的存取訪(fǎng)問(wèn)可先查邏輯段表查出邏輯段號，再調用該子程序實(shí)現。
分析：由于地址空間為128KB，因此可以設置4個(gè)大小同為32KB的段，每段選用1個(gè)62256芯片。電路原理分析：8096的P3口輸出直接作為數據總線(xiàn)使用，同時(shí)外接74LS373的輸出，作為低地址總線(xiàn)A0～A7；P4口的P4.0～P4.6作為高地址總線(xiàn)A8～A14使用，P4.7經(jīng)過(guò)一反相器連接74LS139（雙2～4譯碼器）的1G（使能器）；P1.1、P1.0分別與74LS139譯碼器的兩個(gè)輸入端1A1、1A0相接。P1.1、 P1.0、P4.7分別作為高地址總線(xiàn)A17、A16、A15使用。譯碼器的輸出1Y3、1Y2、1Y1、1Y0分別與4個(gè)寄存器62256的片選信號 CS相接。這樣可以得出：段0存儲器的物理地址為08000H～0FFFFH，段1存儲器的物理地址為18000H～1FFFFH，段2存儲器的物理地址為28000H～2FFFFH，段3存儲器的物理地址為38000H～3FFFFH；而邏輯地址為00000H～1FFFFH。邏輯段表的內容為0、1，具體電路如圖5所示。
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