Mentor CEO：摩爾定律在20nm工藝后迎挑戰

　　Mentor董事會(huì )主席兼CEOWallyRhines在9月3日于北京舉行的Mentor中國論壇上指出，數字半導體工藝目前已進(jìn)入28nm階段，但制造企業(yè)一直以來(lái)都在應對來(lái)自成本方面的壓力。Mentor的RET/OPC解決方案為中國的芯片代工廠(chǎng)提供了緩解成本壓力的有效方法。

　　他認為，摩爾定律現在仍然有效，但只是“學(xué)習曲線(xiàn)——成本降低曲線(xiàn)”的一種特例。進(jìn)入20nm、14/16nm及10nm工藝時(shí)代后，摩爾定律可能會(huì )失效，每個(gè)晶體管成本每年的下降速度不到30%，這導致企業(yè)面臨的成本挑戰會(huì )更加嚴峻。

　　以下4類(lèi)企業(yè)①供應鏈商：芯片生產(chǎn)、光刻和掩膜制造、裝配、自動(dòng)測試等半導體設備制造商及EDA軟件商;②代工廠(chǎng);③芯片設計商④電子產(chǎn)品整機商，這些廠(chǎng)商的利潤會(huì )受到不同程度的較大擠壓。而在以往10年間，前三類(lèi)廠(chǎng)商的邊際毛利基本保持在20~50%，電子產(chǎn)品整機商稍低，約在10%。

　　只有通過(guò)不斷的技術(shù)創(chuàng )新，提高產(chǎn)能，降低成本，才有可能保護現有的利潤空間。

　　對于20nm以下工藝，Mentor得到了臺積電等的多種合作支持。

　　臺積電在20nm工藝的DRC設計規則優(yōu)化中，采用CalibrePERC工具，可以縮短簽發(fā)(Signoff)運行時(shí)間。

　　Calibre物理驗證平臺已經(jīng)通過(guò)臺積電16nmFinFET工藝的設計參考手冊(DRM)第0.1版與SPICE模型工具認證。

　　CalibreRealTime平臺支持Cadence的Virtuoso6.1.5版，及Synopsys的LakerOA/DB。在20nm布局方面，生產(chǎn)率可提高25%~100%。

　　臺積電在20nm光刻工藝檢查(LPC)中將采用Mentor統一DFM引擎中的Calibre圖形匹配工具。

　　臺積電的3DIC/硅通孔流程，即CoWoS(ChiponWaferonSilicon)，采用Mentor的設計、驗證、熱管理和測試解決方案。

　　另外，Rhines指出，EDA在發(fā)展節奏上，相對其他行業(yè)有1-2年的緩沖期，因此2013年中國及全球經(jīng)濟增長(cháng)放緩不會(huì )馬上對EDA行業(yè)造成影響。不過(guò)他并未明示將采取何種措施應對未來(lái)1、2年可能出現的不利影響。

　　Rhines分析預測，2013年，EDA行業(yè)成長(cháng)勢頭很樂(lè )觀(guān)，尤其是硬件仿真器和IP這兩個(gè)領(lǐng)域。Veloce硬件仿真器在上半年的訂單已達2012年全年銷(xiāo)售額之和，第二季度和上半年訂單量分別同比增長(cháng)70%和85%。功能驗證工具和Calibre物理驗證/后端驗證工具，在第二季度分別同比增長(cháng)156%和140%。

　　他總結硬件仿真器旺銷(xiāo)的原因時(shí)指出，現在微處理器廠(chǎng)商已不在運行速度上大做文章了，基本達到1-3GHz即可。他們更重視多核技術(shù)，而在這方面，軟件仿真從性能上來(lái)看沒(méi)有技術(shù)優(yōu)勢，因此只有硬件仿真能獲得市場(chǎng)機遇。

　　談到中國市場(chǎng)的重要性時(shí)，Rhines表示，大陸市場(chǎng)份額占Mentor全球總營(yíng)收的8%,其中還包括外資公司部分。若剔除這部分，本土企業(yè)的需求相對較低，主要因為大陸設計公司的水平與歐美的差距很大。不過(guò)，路只能一步一步走，芯片設計和制造領(lǐng)域沒(méi)有捷徑可尋，要靠長(cháng)期積累。