甚于A(yíng)RM和FPGA的全彩獨立視頻LED系統

3 視頻數據分發(fā)
由于控制器采用陣列模式，因此需要對視頻源提供的數據進(jìn)行分發(fā)，將不同行列的數據正確地送入不同的控制器。
3.1 數據分發(fā)單元方案
本系統中的LED控制器灰度級高達3×12位(可顯示多達64G種顏色)、控制區域為128×128點(diǎn)。系統播放單元提供的數據為320×240像素，因此需要分解成6個(gè)LED控制器來(lái)控制(見(jiàn)圖1)。因此，需要將PXA255提供的RGB數據分3組發(fā)送到這6塊控制器，以FPGA實(shí)現，方案如圖2所示。

圖2 數據分發(fā)單元方案
LCD接口子模塊接收PXA255 LCD接口的數據和控制信號，將這些輸入的數據進(jìn)行逐點(diǎn)校正之后存入SDRAM,然后將該場(chǎng)數據分成3 組，每組128行(最后一組只有64行，為了后面控制板的一致性，此處由總線(xiàn)調度器補零)，同時(shí)發(fā)送，之后由LED顯示控制器處理。
3.2 存儲器分配和總線(xiàn)調度
為了方便各模塊間的接口，有利于不同時(shí)鐘域的數據同步，系統的存儲器采用兩級存儲模式，即SDRAM作為主存儲器，而各模塊也有相應FIFO作為Cache, SDRAM具有容量大、帶寬高、價(jià)格便宜等優(yōu)點(diǎn);但是控制比較復雜，每次讀寫(xiě)有多個(gè)控制和等待周期。因此為了提高效率，通常采用地址遞增的碎發(fā)讀寫(xiě)方式，而不能像SRAM那樣隨時(shí)讀取任意地址的數據。
本方案采用完全動(dòng)態(tài)的內存分配機制，即每個(gè)模塊請求時(shí)，如果不是同一場(chǎng)數據，則可以分配到一塊新的內存，而一旦該內存的數據不再有效，則釋放這塊內存。這樣，每塊內存都有自己的屬性，標志是使用中的內存，還是空閑內存，以及當前內存中的數據是否在等待被使用的隊列中，因此內存需要分成3塊。其中一塊存儲逐點(diǎn)校正參數，一塊存儲當前場(chǎng)數據，另一塊存儲上一場(chǎng)數據(即正在發(fā)送的數據)。這就要求在一個(gè)場(chǎng)同步周期內需要將數據發(fā)送完畢，而這一要求是完全可以達到的。
總線(xiàn)調度是本模塊的核心部分，必須精確計算總線(xiàn)帶寬的占用情況，確定各部分FIFO的深度，以保證各個(gè)FIFO不會(huì )出現溢出或讀空的現象。
總線(xiàn)調度器需要調度3塊存儲器，還需要為每一個(gè)模塊維護一個(gè)偏移地址的首地址，以及一個(gè)偏移地址計數寄存器。為了便于計算偏移地址，用SDRAM物理上的兩行存儲一行的數據，而將多余部分空余。
總線(xiàn)調度器的仲裁算法為:逐點(diǎn)校正參數與校正后數據寫(xiě)人SDRAM的優(yōu)先級一樣，采用先來(lái)先得的方式占用總線(xiàn)，分別由各自FIFO的指針來(lái)觸發(fā)總線(xiàn)占用。一場(chǎng)數據寫(xiě)入SDRAM完畢之后，開(kāi)始發(fā)送。需要依次讀出第n,n+ 128,n+ 256行的數據給數據發(fā)送FIFO0,1,2，等待數據發(fā)送單元啟動(dòng)發(fā)送。

3.3 LCD接口和逐點(diǎn)校正
PXA255 的LCD接口配置為smart panel形式，具體時(shí)序關(guān)系可參考PXA255的手冊。FPGA根據這些時(shí)序關(guān)系，將數據讀入，進(jìn)行下一步的處理。
由于在生產(chǎn)過(guò)程中LED管的參數不可能完全一致，因此為了獲得良好的圖像顯示效果，必須對LED管進(jìn)行篩選。這也是LED屏價(jià)格昂貴的一個(gè)重要原因。
采用逐點(diǎn)校正技術(shù)，可逐點(diǎn)調節LED的亮度，將顯示屏亮度的一致性提高一個(gè)數量等級，從而可以使采購廠(chǎng)商放寬LED在亮度和顏色方面的要求，LED采購的成本也隨之大大降低。此外，系統采用的逐點(diǎn)校正技術(shù)，可以在線(xiàn)修改校正參數，使得LED屏在投入運營(yíng)之后也可以修改校正參數，補償由于LED管老化對顯示效果的影響，提高LED屏的使用壽命。因此，逐點(diǎn)校正技術(shù)使LED模塊作為室內外全彩色顯示屏的基本元件成為理想方案。
逐點(diǎn)校正參數存于SD卡中，在系統上電之后，ARM首先將該數據通過(guò)LCD接口(此時(shí)配置為GPIO)傳送到FPGA, FPGA將其存入SDRAM 中。此后，即可對LCD接口輸入的數據進(jìn)行校正。

3.4 數據發(fā)送
在數據發(fā)送時(shí)，每行數據作為1幀，加入特定的幀頭之后開(kāi)始發(fā)送。為了減少總線(xiàn)數量，采用串行總線(xiàn)形式，每組信號共有4路，分別是源同步時(shí)鐘和RGB三基色的串行數據。信號均以L(fǎng)VDS(Low Voltage Differential Signal，低電壓差分信號)的形式傳輸。LVDS采用差分方式傳送數據，有比單端傳輸更強的共模噪聲抑制能力，可實(shí)現長(cháng)距離、高速率和低功耗的傳輸。Altera公司的Cyclone II系列FPGA可以方便地通過(guò)I/O配置獲得LVDS的能力。
發(fā)送幀頭由4字節的同步頭+數據當前行號+ID號組成。由于圖像的連續像素值的相關(guān)性比較高，因此使用偽隨機碼作為同步頭，其同步性能比較可靠。當前行號用于控制器判斷是否出現丟幀，并根據當前的行號決定當前數據的存儲地址。由于每一組數據實(shí)際上由兩個(gè)控制器分別處理(見(jiàn)圖1)，所以需要判斷標志來(lái)截取不同的數據部分。ID號即是不同控制器截取某行中不同列數的標準，數據在發(fā)送時(shí)ID為零。