基于SOPC的運動(dòng)視覺(jué)處理系統的設計與實(shí)現

2 視頻采集模塊

該模塊主要負責視頻圖像的采集，攝像頭參數的設置和云臺步進(jìn)電機的控制。其中，通過(guò) I2C總線(xiàn)可以設定攝像頭內部控制寄存器。在 FPGA中，實(shí)現 I2C總線(xiàn)控制器的途徑有兩種：一種是在 Nios II中用軟件模擬實(shí)現；另一種是采用第三方，比如 Sciworx，CAST，Digital Core Design等公司提供的 IP核。這些 IP核具有工作參數，可以根據需要進(jìn)行設定。以 CAST公司提供的 I2C總線(xiàn)控制器為例，傳輸速率最高為 100Kbps，可以工作在 4種模式下，分別是主發(fā)送器模式、主接收器模式、從發(fā)送器模式和從接收器模式。雙路 CMOS圖像傳感器接口控制視頻圖像采集的時(shí)序，幀同步和行同步；云臺控制信號是根據視頻圖像處理后的結果，控制云臺的兩個(gè)步進(jìn)電機的轉動(dòng)。這兩個(gè)模塊需要自己開(kāi)發(fā)，形成具有自主知識產(chǎn)權的 IP核。

　　3 視頻圖像處理模塊

　　該模塊包括 NiosII 32位嵌入式處理器，數字信號處理塊，數字圖像與數字視頻處理 IP MegaCore，以及其他一些邏輯電路，這是運動(dòng)視覺(jué)處理與控制 SoPC設計的重點(diǎn)和核心，分別分以下幾個(gè)部分介紹。

　?。?） Nios II嵌入式處理器

　　Nios II嵌入式處理器是一款通用的 RISC結構的 CPU，它定位于廣泛的嵌入式應用。在 Nios II IDE集成開(kāi)發(fā)環(huán)境中，按照操作提示添加、設置相關(guān)參數，在幾分鐘之內就能生成一個(gè) Nios II嵌入式處理器。其硬件開(kāi)發(fā)過(guò)程為：

　?、?分析系統所要完成的功能、達到的性能

　?、?啟動(dòng) SOPC Builder，選取具體的 FPGA型號

　?、?定義 CPU，外圍器件，存儲系統等模塊

　?、?為各個(gè)模塊分配基地址和中斷請求號（IRQ）

　?、?生成 Nios系統模塊，引腳鎖定，編譯軟件開(kāi)發(fā)過(guò)程為：

　?、?在 SOPC Builder中啟動(dòng) Nios II IDE

　?、?創(chuàng )建 C/C++軟件工程，并指定目標硬件

　?、?利用工程模本編寫(xiě)相應的程序

　?、?編譯后，即可下載到硬件中運行

　　Nios II IDE中可以采用 C/C++或者匯編語(yǔ)言進(jìn)行程序的編寫(xiě)，其文件擴展名分別為 .c和.s。一個(gè)單獨的 Nios II/f CPU大約需要占用 1800個(gè) LEs，如果再添加一些定時(shí)器，外圍器件等，那么占用的邏輯單元會(huì )進(jìn)一步增加。

　?。?）數字信號處理塊

　　Stratix II系列 FPGA內部具有數字信號處理塊（ DSP Blocks，DSP塊）。數字信號處理塊可以支持不同數據寬度的乘法器（ 9×9、18×18、36×36）和操作模式（乘法運算、復數乘法運算、乘加運算和乘法累加運算），每個(gè) DSP塊提供了 2.8 GMACS的 DSP數據吞吐量。最大 Stratix II器件 EP2S180內部含有 96個(gè)數字信號處理塊，能夠提供了 284 GMACS的吞吐量，可以支持 384個(gè) 18×18乘法器。此外，數字信號處理塊增加了新的舍入和飽和支持，便于將 DSP固件代碼導入FPGA。一些應用如話(huà)音處理，由于存放數據的存儲緩沖是固定寬度，可以使用舍入和飽和?，F在采用了支持舍入和飽和的數字信號處理塊，可以很方便地將基于 DSP處理器的設計導入到 FPGA中進(jìn)行實(shí)現。

　　在 Altera的可編程器件上進(jìn)行 DSP系統設計，需要有同時(shí)支持高級的算法和硬件描述語(yǔ)言的開(kāi)發(fā)工具。MathWorks的 MATLAB和 Simulink系統級的設計工具具備了算法開(kāi)發(fā)、仿真、驗證能力。Altera的 DSP Builder將這些工具與 Altera的開(kāi)發(fā)工具組合在一起，提供了一個(gè)系統設計、算法設計和硬件設計共享的 DSP開(kāi)發(fā)平臺。

　?。?）視頻圖像處理

IP核第三方提供有許多應用于通信、圖像編解碼、視頻處理的可定制 IP核。合理地利用這些 IP核，在保證性能與可靠性的同時(shí)，可以大大縮短開(kāi)發(fā)時(shí)間。下面介紹的是色彩空間轉換 IP。