第四代無(wú)線(xiàn)基礎架構的離散式 SerDes 解決方案

對于八天線(xiàn)波束形成LTE系統而言，式3中的SDR會(huì )倍增為9.8Gbps。因此，I-Q取樣寬度、信道寬度或天線(xiàn)載波數目的增加會(huì )直接造成REC與RE之間序列數據速率的提高。搭建基礎架構的網(wǎng)絡(luò )設備制造商應該要了解，在LTE演進(jìn)中，序列數據速率必須從614.4Mbps的中等速率調整為9.8Gbps或12.2Gbps。DBSA的高SDR需要光纖纜線(xiàn)兩端的SerDes發(fā)揮更高的效能，才能達到穩定的頻率數據復原，并符合CPRI或OBSAI標準的抖動(dòng)規格。為了進(jìn)一步了解4G的SerDes及數據處理效用，以下將分析CPRI/OBSAI的通信協(xié)議堆棧。

圖3a顯示CPRI通信協(xié)議層堆棧。一般而言，物理層包含不同通信協(xié)議都具備的固定功能。CPRI/OBSAI通信協(xié)議層的固定功能物理層是以硬件宏(hard marco)的方式進(jìn)行實(shí)作，以達到嚴格的時(shí)序閉合需求。然而，邏輯層則允許客制化。由于新興的標準演進(jìn)，以及網(wǎng)絡(luò )設備制造商期望透過(guò)專(zhuān)屬功能建立附加價(jià)值，使得邏輯層會(huì )隨之更新。在實(shí)作CPRI/OBSAI接口的邏輯層部份時(shí)，FPGA通常會(huì )提供所需的彈性。FPGA的邏輯項目能夠利用程序加以設計，以支持自定義的邏輯層。

圖3a CPRI通信協(xié)議層堆棧

圖3b CPRI通信協(xié)議層堆棧(外部SerDes劃分)

由于網(wǎng)絡(luò )設備制造商改采4G部署，因此不僅需要相同彈性來(lái)實(shí)行邏輯層，也需要強化SerDes效能來(lái)滿(mǎn)足增加的 SDR。網(wǎng)絡(luò )設備制造商可選擇采購已整合SerDes的FPGA，或選擇采購FPGA與離散式SerDes，然后將兩者結合(見(jiàn)圖3b)。

以下是選擇離散式SerDes-FPGA及整合型SerDes-FPGA時(shí)必須考慮的幾項關(guān)鍵因素：

● 離散式SerDes加上FPGA的成本VS已整合SerDes的FPGA成本

● 離散式SerDes的效能VS整合于FPGA的SerDes效能

● 對于特定FPGA平臺的熟悉程度

● 改用整合型SerDes-FPGA所節省的空間

圖4顯示2G/3G/4G基站或REC連接到分別服務(wù)3個(gè)區塊的3個(gè)RE。其中，3個(gè)CPRI設定分別為614.4Mbps、3Gbps及9.8Gbps線(xiàn)路速率，并假設9.8Gbps為更新過(guò)后的SDR，可支持4G。

圖4 連接到3個(gè)RE的2G/3G/4G REC

狀況A：假設網(wǎng)絡(luò )設備制造商使用FPGA與離散式SerDes，而且已經(jīng)在該特定FPGA平臺的學(xué)習周期中投入時(shí)間與資源。若要在此狀況下支持9.8Gbps：

● 制造商將SerDes升級，并持續使用同一個(gè)熟悉的FPGA平臺。優(yōu)點(diǎn)：達到規模效益，因為圖4顯示的3個(gè)RE區塊都能具備類(lèi)似的FPGA，同時(shí)以不同的SDR進(jìn)行運作。如此一來(lái)，制造商便不需要變更FPGA平臺而經(jīng)歷學(xué)習周期。

狀況B：網(wǎng)絡(luò )設備制造商使用已整合SerDes功能的經(jīng)濟型低階FPGA。若要在此狀況下支持9.8Gbps，制造商有3種選擇：

● 改用不同制造商的9.8Gbps高階FPGA(已整合SerDes)。缺點(diǎn)：成本增加，而且制造商必須經(jīng)歷新FPGA平臺的學(xué)習周期。

● 改用相同制造商的低價(jià)9.8Gbps FPGA(已整合SerDes)。缺點(diǎn)：效能疑慮。

● 向同一個(gè)廠(chǎng)商購買(mǎi)不含SerDes的FPGA，并將系統切割為FPGA以及離散式SerDes。優(yōu)點(diǎn)：制造商改用不含SerDes的FPGA可以節省成本，同時(shí)保留熟悉的FPGA平臺。此外，使用相同的FPGA可切割出采用離散式SerDes的3個(gè)RE區塊，進(jìn)而達到規模效益，就如圖4所示。缺點(diǎn)：離散式SerDes加FPGA的解決方案可能需要更多的PCB空間。

狀況C：網(wǎng)絡(luò )設備制造商使用已整合SerDes的高階FPGA。若要在此狀況下支持9.8Gbps，制造商有3種選擇：

● 改用相同制造商的9.8Gbps FPGA(已整合SerDes)。缺點(diǎn)：制造商可能必須為具備9.8Gbps SerDes功能的FPGA付出相當高的成本。

● 改用不同制造商的9.8Gbps低階FPGA(已整合SerDes)。缺點(diǎn)：學(xué)習周期、效能疑慮、缺乏降低成本的規模效益。

● 向同一個(gè)廠(chǎng)商購買(mǎi)不含SerDes的FPGA，并將系統切割為FPGA及離散式SerDes。優(yōu)點(diǎn)：與狀況B類(lèi)似。
在9.8Gbps或12Gbps等高SDR的情況下，要滿(mǎn)足離散式SerDes設計中對于穩定頻率數據復原、抖動(dòng)容差、信號調節及信號完整性的需求已經(jīng)相當不容易，更不用說(shuō)在整合型SerDes-FPGA設計中，數字邏輯項目區塊(芯片的大部份)內敏感模擬電路的噪聲隔離會(huì )造成設計上更大的挑戰。有時(shí)候，為達到所需的效能，已整合SerDes的FPGA需要高成本的電源供應濾波，并選擇使用電壓控制的晶體振蕩器或成本較低的晶體振蕩器。這些需求會(huì )增加實(shí)施的成本。概括來(lái)說(shuō)，將SerDes整合于FPGA會(huì )造成相關(guān)的成本，而且當整合難度因為SDR升高而增加時(shí)，這些成本也會(huì )增加。這正是為何當數據速率在3Gbps或更低的狀況下，FPGA加離散式SerDes的解決方案比整合型解決方案更符合成本效益的一個(gè)主要原因。

結論
當網(wǎng)絡(luò )設備制造商建置4G的基礎架構時(shí)，對于分布式基站架構部署中無(wú)線(xiàn)電設備控制及無(wú)線(xiàn)電設備之間的高序列數據速率需求將大幅升高。要滿(mǎn)足如此需求，光纖纜線(xiàn)兩端的SerDeson必須發(fā)揮更高的效能。網(wǎng)絡(luò )設備制造商可將系統切割開(kāi)來(lái)，便能使用同一個(gè)熟悉的FPGA平臺進(jìn)行邏輯層處理。為達到高序列數據速率，網(wǎng)絡(luò )設備制造商可改用離散式 SerDes 解決方案，單獨就SerDes部份進(jìn)行升級。如此的切分可達到所需的效能而不必采用新FPGA平臺所需的學(xué)習周期，并且有助于提升規模效益，最終能降低制造商的成本。