視頻信號數字化光纖傳輸實(shí)驗裝置的研制
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2)隨機同步方式 該組芯片在沒(méi)有同步信號傳輸的情況下仍然可以完成鎖定，這使該組芯片在開(kāi)放場(chǎng)合得到應用。隨機同步時(shí)，串化器不發(fā)送同步信號，解串器直接對差分數據流進(jìn)行鎖定，該鎖定方式會(huì )受到初始時(shí)數據和時(shí)鐘的相位影響，也會(huì )受到數據本身的影響，當一個(gè)特殊的數據圖樣反復出現時(shí)，解串器可能出現鎖定錯誤，稱(chēng)為RMT。但當同步丟失后，解串器會(huì )重新鎖定時(shí)鐘，恢復同步。
由于該電路采用隨機同步方式。串化器的SYNC1和SYNC2懸空。
2. 4. 2 電／光模塊
采用型號為HNMS-XEMC41XSC20，工作波長(cháng)在T1310nm／R1550nm的單纖雙向一體化收發(fā)模塊，將電信號差分數據流轉成光數據信號流，電路如圖6所示。本文引用地址：http://dyxdggzs.com/article/165897.htm
2．5 信號的接收及處理
2．5．1 光／電轉換模塊
裝置以單纖進(jìn)行信號傳輸，光信號傳輸到接收裝置后，需要還原為電信號，即差分電壓數據流。采用型號為HNMS-XEMC41XSC20，工作波長(cháng)在T1310 nm／R1550 nm的單纖雙向一體化收發(fā)模塊，將光信號轉換為電信號。轉換后的差分信號由RD+和RD-輸出。電路如圖7所示。
2. 5. 2 串并轉換
裝置采用與發(fā)送器中的串化器DS92LV1023相匹配的解串器DS92LV1224。發(fā)送器中的串化器將10位的并行數據轉換為串行的差分數據流，因此在接收器中需用相應的解串器將串行差分數據流還原為并行數據。
DS92LV1224內部有鎖相環(huán)，在接收數據流時(shí)可以根據數據的頻率自行匹配接收時(shí)鐘，外界只需為其提供參考時(shí)鐘。此處參考時(shí)鐘選為16MHz，由FPGA控制部分提供。芯片還匹配了與解串后的數據同步的時(shí)鐘，以助于轉換后的并行數據輸出。參考時(shí)鐘和數據輸出時(shí)鐘分別為REFCLK和RCLK引腳。為了保證視頻信號的連續性和實(shí)時(shí)性，需避免芯片處于省電模式或高阻模式。因此PWRDN和REN需接高電平。RCLK-R／F接高電平，即選擇時(shí)鐘上升沿輸出數據。
該組芯片有2種同步方式：快速同步和隨機同步?？焖偻绞怯纱靼l(fā)送一組由連續的6個(gè)“1”和“0”組成的同步信號，解串器收到信號后鎖定數據時(shí)鐘，鎖定完成之前LOCK保持高電平，同步完成后跳變?yōu)榈碗娖?。同步信號的發(fā)送是由串化器的SYNC1和SYNC2控制的，只要兩者之一置高電平持續時(shí)間超過(guò)6個(gè)時(shí)鐘周期，串化器就開(kāi)始連續發(fā)送同步信號?？焖偻骄哂锌焖贉蚀_的優(yōu)點(diǎn)，但在長(cháng)距離的信號傳輸中，光纖只傳遞數據，無(wú)法很好的傳遞串化器和解串器的SYNC和LOCK信號。因此采用隨機同步方式。隨機同步方式串化器不需發(fā)送同步信號，解串器直接對數據流進(jìn)行鎖定，實(shí)現同步，鎖定丟失后，解串器會(huì )重新鎖定時(shí)鐘。將LOCK接到FPGA以進(jìn)行實(shí)時(shí)控制。串／并轉換電路如圖8所示。
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