雙目三維定位的視頻運動(dòng) 檢測控制系統設計

目前，視頻運動(dòng)控制卡的研究已經(jīng)成為熱點(diǎn)。本文針對TI公司的視頻高速處理芯片TMS320DM642，設計了對目標物體進(jìn)行視頻實(shí)時(shí)跟蹤的運動(dòng)控制卡。筆者希望通過(guò)本文分享DM642平臺應用中的一些經(jīng)驗。

1 系統方案與原理
系統主要由視頻解碼器、CPLD采集控制、TMS320-DM642、視頻編碼器等部分組成。其總體框架如圖1所示。CCD攝像頭攝取視頻圖像，輸出標準 PAL制式的模擬視頻信號。視頻解碼器收到模擬視頻信號，將其轉換為標準格式的數字視頻數據流，由CPLD控制視頻解碼器將數據采集到高速緩存中暫存，避免了數字視頻數據長(cháng)時(shí)間占用DSP外部總線(xiàn)。然后DSP的EDMA控制器通過(guò)DMA方式從高速緩存中將視頻數據搬運到SDRAM中，采集到的視頻數據經(jīng)過(guò) DSP圖像處理后，一方面通過(guò)視頻編碼器將圖像數據以PAL制式的模擬信號傳送給視頻轉換盒，然后通過(guò)USB接口連接PC，顯示跟蹤結果。另一方面， DSP通過(guò)串口發(fā)送與目標物體三維坐標相關(guān)的控制命令，從而控制驅動(dòng)器操縱舵機，實(shí)現對目標物體的跟蹤與抓取。

2 圖像采集的CPLD控制
系統采用CPLD控制視頻解碼器SAA7111A采集圖像數據，送到高速緩存。SAA7111A芯片提供了很多同步信號來(lái)實(shí)現系統工作同步，邏輯控制器對這些信號進(jìn)行邏輯運算，完成同步控制。
圖2為控制圖像采集的邏輯框圖。其中虛線(xiàn)框部分由CPLD完成。CPLD上電后，首先使D觸發(fā)器輸出為高電平，控制FIFO寫(xiě)信號或門(mén)中的1路信號為高電平，這樣FIFO寫(xiě)信號禁止，從而關(guān)閉圖像采集開(kāi)關(guān)。行計數器和像素計數器處于等待計數狀態(tài)。待DSP、SAA7111A、EDMA和FIFO初始化完成后，由DSP發(fā)出啟動(dòng)圖像采集的信號。在VREF為高電平且HREF為所要行時(shí)，行計數器開(kāi)始計數，達到512行時(shí)行計數器復位。同時(shí)，在HREF為高電平且像素是想要的像素時(shí)，像素計數器開(kāi)始計數，并在達到512個(gè)像素時(shí)計數器復位。經(jīng)過(guò)SAA7111解碼得到的PAL制式的圖像最大分辨率為720× 576，要求采集的圖像大小為512×512像素，只取其中部分像素。SAA7111A的像素時(shí)鐘LLC2頻率為13．5 MHz，作為CPLD的工作時(shí)鐘。由SAA7111A的時(shí)序圖可知，輸出圖像分為奇偶單場(chǎng)。奇偶單場(chǎng)中的VREF高電平都對應行有效，單場(chǎng)為288行 (288個(gè)HREF)；輸出VREF低電平表示場(chǎng)消隱信號，為25行(25個(gè)HREF)。由于單場(chǎng)為256行，要求采集圖像為512行，所以不采集單場(chǎng)有效行的前16行和后16行圖像數據。此處設計行計數器是用來(lái)達到取中間256行有效像素的目地。圖3為采集一場(chǎng)圖像的時(shí)序仿真圖。同樣，輸出的HREF高電平表示1行有效像素，為720個(gè)LLC2周期，每行要求只采集中間的512個(gè)像素。因此編寫(xiě)像素計數器，目地是在HREF上升沿出現后，取中間的512 個(gè)像素作為有用的像素。