高可靠性微控制器設計研究

　　該 IP核可支持 128字節內部RAM.由 2.3分析，方案采用 TMR方式對內部 RAM進(jìn)行處理，選用 3個(gè)相同的 128字節的 RAM作為冗余的存儲器，由 mc8051_ram_fsm與 mc8051_ram_dataflow兩個(gè)模塊組成了內部 RAM的數據通路，其中前者完成寫(xiě)優(yōu)先的讀寫(xiě)狀態(tài)控制，后者完成數據流向控制。數據通路負責完成數據校驗?？刂仆放c數據通路組成內部 RAM接口邏輯。經(jīng)過(guò)仿真后內部 RAM接口結構框圖及讀寫(xiě)時(shí)序如下：

　　圖 2(B)可看出：寫(xiě)數據時(shí)，數據輸入后第二個(gè)周期被寫(xiě)入RAM；讀數據時(shí)，讀指令被檢測到后的第 5個(gè)周期經(jīng)校驗后的正確數據被輸出并且被回寫(xiě)給RAM。在接入工程應用時(shí)需將外部時(shí)鐘進(jìn)行 6倍頻以配合 cpu讀寫(xiě)時(shí)序。

　　3.3 外部 RAM

　　外部 RAM最大可以支持64K，同樣由 2.3分析，方案選取能糾 1位錯檢 2位錯的擴展漢明碼進(jìn)行 EDAC處理。其中，數據處理單元完成數據的編碼，解碼，地址鎖存及數據輸出功能。讀寫(xiě)狀態(tài)機 FSM完成外部 RAM的讀寫(xiě)狀態(tài)控制，同樣，為配合 ram的 IP軟核時(shí)序，我們將 FSM設計為寫(xiě)優(yōu)先。仿真后的 EDAC結構框圖及讀寫(xiě)時(shí)序如下：

　　需要指明的時(shí)上圖仿真時(shí)外部時(shí)鐘為 10Mhz,經(jīng)過(guò) altera公司 alt_pll進(jìn)行了 6倍頻及相位調整，前一個(gè)寫(xiě)指令未被執行的原因是 PLL需要 2到 3個(gè)時(shí)鐘周期的調整穩定頻率輸出。 EDAC模塊的讀寫(xiě)時(shí)序與內部 RAM相似，寫(xiě)數據時(shí)第 2個(gè)時(shí)鐘周期經(jīng)過(guò)處理后的 8位原數據以及 4位校驗數據一同被寫(xiě)進(jìn) RAM，讀數據時(shí)，讀出的 12位數據經(jīng)過(guò)解碼糾正后在第 5個(gè)時(shí)鐘周期輸出 8位數據并將糾正后的 12位數據回寫(xiě)進(jìn) RAM，以防止 SEE的積累。由時(shí)序圖可知以上設計完全符合設計要求。

　　3.4全系統仿真

　　在完成上述幾個(gè)方面的 IP定修改之后，對 mc8051的頂層系統進(jìn)行了 modelsim的綜合前仿真，仿真部分結果如下：

　　仿真時(shí)將 ROM的初始化文件設置為 mc8051文檔中的 tc1.hex，方便與原 IP核進(jìn)行對照。為在 modelsim仿真前，我們已將 altera的 altera_mf庫加入到 modelsim庫文件中。在進(jìn)行功能仿真的時(shí)候調用了其中的 alt_pll來(lái)進(jìn)行時(shí)鐘處理。在使用該 IP核時(shí)可以根據具體采用的器件來(lái)完成倍頻的功能。以上時(shí)序完全正確，說(shuō)明修改后的 IP核與原 IP核功能上等同。

　　4結論

　　本文在oreganosystems公司提供的開(kāi)源mc8051IP軟核的基礎上根據高可靠性航天電子設計的方法修改了部分模塊，實(shí)踐證明修改后的功能與原 mc8051IP 核完全相同，達到設計目的?？梢愿鶕枰獙?IP核綜合后生成的網(wǎng)表文件下載進(jìn)現場(chǎng)可編程邏輯器件（ FPGA）或者進(jìn)行流片設計成 ASIC，具備航天使用價(jià)值。本文創(chuàng )新點(diǎn)：本文根據在研航天項目需要，定制了一種可適應航天工作環(huán)境的微控制器 IP核。采用常用的容錯技術(shù)對普通商用 IP核進(jìn)行了加固。該 IP核的成功改造，可以一定程度上減輕我國軍品級芯片對國外的依賴(lài)，提高了效率，為后續的研究積累了寶貴經(jīng)驗。