基于FPGA的面陣CCD驅動(dòng)電路的設計

圖1中，φPA為幀時(shí)鐘，高電平時(shí)為光積分階段，低電平時(shí)為電荷轉移階段。φP1～φP4為幀轉移脈沖，在光積分階段時(shí)不變，在電荷轉移階段時(shí)同行轉移控制信號φM1～φM4一起完成整幀的轉移。在光積分階段，行逆程狀態(tài)時(shí)，幀存儲區各行的信號電荷在行轉移信號φM1，φM4控制下向水平移位寄存器方向平移一行，讀出寄存器時(shí)鐘φL1，φL2不變；行正程狀態(tài)時(shí)，水平移位寄存器中的像元電荷在讀出寄存器時(shí)鐘φL1，φL2的控制下逐次經(jīng)過(guò)輸出放大器輸出。每讀出一行信號，進(jìn)行一次行轉移。一幀圖像傳完后，再進(jìn)行下一幀圖像的幀轉移。
1．2 基于FPGA的CCD驅動(dòng)時(shí)序的實(shí)現
可編程邏輯器件FPGA具有集成度高、速度快、可靠性好及硬件可編程的特點(diǎn)，開(kāi)發(fā)靈活、易于維護、非常適合CCD驅動(dòng)的設計。設計選用的是Xilinx公司Spartan3系列的XC3S50，在分析CCD驅動(dòng)時(shí)序關(guān)系的基礎上，采用硬件編程語(yǔ)言VHDL編寫(xiě)，開(kāi)發(fā)軟件為ISE 10．1。
程序輸入為40 MHz主時(shí)鐘CLK，由外部晶振提供，輸出為十三路驅動(dòng)信號。設計采用單路輸出的方式，輸出數據速率選為10 MHz。使用全部1 024×1 024個(gè)有效像元，在水平方向上，有效像元加上隔離元、黑參考元等共1 056個(gè)像元。在垂直方向上有效像元加上啞像元、黑參考元等共1 056行。進(jìn)行適量冗余設計，再考慮幀轉移和行轉移所占用的時(shí)間，幀頻為每秒8幀。復位時(shí)鐘OR由主時(shí)鐘四分頻得到。由于CCD各驅動(dòng)信號間要嚴格地滿(mǎn)足時(shí)序關(guān)系，且波形比較復雜，程序采用多進(jìn)程，多計數器循環(huán)嵌套的方式實(shí)現。幀時(shí)鐘φA為最外部循環(huán)，在光積分階段，由行逆程和行正程組成第一部分內循環(huán)，由主時(shí)鐘分頻、計數設計完成，同時(shí)產(chǎn)生行脈沖信號，對行脈沖信號計數產(chǎn)生幀周期；在電荷轉移階段幀轉移脈沖φP1～φP4(行轉移控制信號φM1～φM4)組成第二部分內循環(huán)，信號間的時(shí)序關(guān)系由主時(shí)鐘分頻、移位實(shí)現。
在設計上，需要注意以下兩點(diǎn)：
(1)幀轉移脈沖φP1～φP4的占空比為5：3，因此先用一個(gè)八進(jìn)制的計數器設計出占空比為5：3的脈沖，再由幀時(shí)鐘φA的控制及移位操作來(lái)實(shí)現其嚴格的時(shí)序。
(2)對于φA和φP1～φP4，手冊上對其波形的邊沿變化時(shí)間有限制，對于時(shí)間上限，由于信號從FPGA輸出之后是通過(guò)驅動(dòng)器EL7212驅動(dòng)后送入CCD的，而EL7212輸出波形的上升及下降時(shí)間的最大值已滿(mǎn)足此上限要求；對于時(shí)間下限，可在CCD管腳附近增加電容和電阻調節波形邊沿的陡峭度來(lái)滿(mǎn)足要求。
1．3 CCD驅動(dòng)時(shí)序的仿真
設計采用ISE 10．1自帶的仿真工具對時(shí)序進(jìn)行仿真，并對Xilinx公司的FPGA芯片XC3S50進(jìn)行配置下載，通過(guò)功能仿真驗證設計的可行性。驅動(dòng)時(shí)序的仿真結果如圖2，圖3所示。