X光安檢機控制信號時(shí)鐘提取的設計與實(shí)現
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在安檢機系統中，安檢機的主設備與控制臺的雙向通信具有非對稱(chēng)性，由主設備X射線(xiàn)端采樣得到的大量數據通過(guò)高速通道傳送至PC控制臺進(jìn)行處理。然而由控制臺傳送給安檢機的控制信號，因數據量較小，僅需低速通道進(jìn)行傳輸即可，并且在安檢主設備端對于高速數據的處理是基于FPGA平臺實(shí)現的，若同時(shí)采用單片FPGA對接收控制信號進(jìn)行處理，一方面可減少硬件電路的設計負擔，另一方面也降低了設備成本。但與此同時(shí)，若該系統采用傳統串行通信方式，則在處理高速數據的FPGA電路單元中引入低速時(shí)鐘線(xiàn)，不僅容易受到電路板上高頻信號的影響，而且由于控制臺距離CT機距離較長(cháng)，不利于時(shí)鐘信號的傳輸。因此，對于安檢機控制信號的傳輸一般采用單路串行低速通信方式。對于這種傳輸方式，在FPGA上采用一種高效的數字時(shí)鐘提取技術(shù)就十分必要。
1 數字時(shí)鐘提取環(huán)路基本原理
數字鎖相環(huán)能讓本地產(chǎn)生的時(shí)鐘信號自動(dòng)跟蹤輸入信號相位，從而實(shí)現一個(gè)閉環(huán)自動(dòng)控制系統。數字鎖相環(huán)的基本結構是由數字鑒相器(DPD)、數字環(huán)路濾波器(DLF)、數字可控振蕩器(DCO)和本地時(shí)鐘源(LC)組成的一個(gè)反饋環(huán)路，其具體原理框圖如圖1所示。
基于數字鎖相環(huán)的數據時(shí)鐘提取系統工作原理如下：本地產(chǎn)生一個(gè)高頻率的時(shí)鐘，數字鑒相器通過(guò)輸入信號與估算時(shí)鐘進(jìn)行鑒相比較，輸出鑒相信息。之后由數字環(huán)路濾波器根據鑒相信息對相位誤差進(jìn)行平滑運算，輸出數控振蕩器控制信號，通過(guò)對本地估算時(shí)鐘的相位調整，最終跟蹤到輸入數據的位同步時(shí)鐘。
2 各模塊功能及實(shí)現原理
2．1 數字鑒相器
數字鑒相器用于獲取輸入信號與本地估算時(shí)鐘的相位比較信息，常用異或門(mén)實(shí)現。在數字鑒相器中，首先將輸入信號的正向過(guò)零脈沖與本地估算信號的正向過(guò)零脈沖進(jìn)行比較，從中得到一個(gè)表明相位提前或延后誤差的脈沖輸出，其寬度反映超前(滯后)相位的多少。當本地估算信號超前于輸入信號時(shí)，其輸出為超前脈沖，反之，則為滯后脈沖。綜合考慮到安檢系統中的控制信號屬于數字信號，并且由于FPGA的資源主要用于完成采集數據的處理，應盡量減少對FPGA資源的使用。本文的方案采用了超前／滯后數字鑒相器。
超前／滯后數字鑒相器硬件實(shí)現有兩種方式，分為積分型結構與微分型結構。積分型結構的硬件實(shí)現比較復雜，但具有良好的抗干擾性能；微分型結構則具有相反特性。為了優(yōu)化系統性能，選擇使用微分型結構。盡管微分型結構的抗干擾能力較弱，但是結合安檢機系統的實(shí)際環(huán)境，該結構可以滿(mǎn)足系統需要。圖2為微分型超前／滯后數字鑒相器的結構原理圖，圖3為其時(shí)序圖。
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