X光安檢機控制信號時(shí)鐘提取的設計與實(shí)現

catch模塊的功能如下：
在本系統中，FPGA上用于驅動(dòng)高速采樣數據發(fā)送的主時(shí)鐘為64 MHz，因此本設計中的全局時(shí)鐘Gclk頻率為64 MHz，這樣可以有效節約FPGA上的硬件PLL資源，提高了硬件使用效率。
在catch模塊內部，首先對全局時(shí)鐘Gclk進(jìn)行4分頻，由于Gclk的設計頻率為64 MHz，實(shí)現4分頻后達到16 MHz。之后，catch模塊根據前端環(huán)路濾波器的輸出信號insert和reduct，在分頻后的16 MHz時(shí)鐘推動(dòng)下，若insert信號出現高脈沖，自動(dòng)在4分頻后的時(shí)鐘上補充一個(gè)Gclk時(shí)鐘周期的延時(shí)，該操作僅對insert信號的高脈沖上升沿有效；相類(lèi)似，若reduct信號出現高脈沖，自動(dòng)在4分頻后的時(shí)鐘上扣除一個(gè)Gclk時(shí)鐘周期。
div模塊的功能如下：
該模塊為catch單元的后級，其主要功能是根據catch給出的Gelk_out信號進(jìn)行N分頻。在本系統中，需要恢復頻率為4 MHz的數據時(shí)鐘，因此這里第一個(gè)分頻系數N=4，輸出為16／4=4 MHz的時(shí)鐘信號(clk_e)，第二個(gè)分頻時(shí)鐘為數字環(huán)路濾波器的記數時(shí)鐘，該信號是經(jīng)過(guò)2分頻(頻率為8 MHz)后的時(shí)鐘信號，用于進(jìn)行DLF濾波。與此同時(shí)，也可以加速該時(shí)鐘，這樣可以縮短捕捉時(shí)間，并且擴展其捕捉帶寬。該數控振蕩器的加扣時(shí)鐘和分頻的綜合仿真時(shí)序圖如圖8所示。

從該時(shí)序圖可以看到，在insert與reduct信號的控制下，模塊內部進(jìn)行加／減時(shí)鐘操作，最終在輸出時(shí)鐘信號中得到延時(shí)或者扣除節拍的捕捉效果。

3 本系統整體時(shí)序仿真結果
結合安檢機控制信號的實(shí)際傳輸情況，確定設計要求，對整體系統進(jìn)行時(shí)序仿真。其中，選定Gclk頻率為64 MHz，數據速率為4 Mb／s，并設定初始狀態(tài)中，估計時(shí)鐘和數據的相位差為103．775 ns，顯示結果為相位滯后。根據數字鎖相環(huán)的基本原理，必須進(jìn)行扣脈沖的操作后才能最終提取到同步時(shí)鐘。鑒于該系統需要的捕獲精度較高，因此捕獲時(shí)間較長(cháng)，并且由于整個(gè)仿真界面有限，只能觀(guān)察到時(shí)鐘提取過(guò)程，具體如圖9所示。

由圖9可以看出，從箭頭處開(kāi)始，出現了扣脈沖和加脈沖循環(huán)出現的情況，對于該情況分析如下：
由于初始設定的估計時(shí)鐘相位滯后為103．775 ns，從圖9仿真結果可以看出，在經(jīng)歷了7次扣脈運算后，由于每次扣脈沖的時(shí)間是1／(64×106)=15．225 ns，那么7個(gè)扣脈沖的時(shí)間就是15．225 ns×7=106．575 ns。在7個(gè)時(shí)鐘扣除以后，相位又超前了106．575-103．775=2．8 ns，因此后續的操作必須加脈沖，從而實(shí)現相位捕捉。因為每加一個(gè)脈沖是15．225 ns，之后會(huì )再次出現相位滯后，又進(jìn)行扣脈沖操作。如此循環(huán)，直到最終接近極限，提取到穩定的時(shí)鐘信號。