基于A(yíng)D9854的雷達信號源設計與實(shí)現

時(shí)鐘電路與FPGA的電源面要隔離開(kāi)(可以在同一個(gè)層)，只通過(guò)鐵氧體磁珠(ferritebead)相連。鐵氧體磁珠在低頻時(shí)阻抗很低，而在高頻時(shí)阻抗很高，可以抑制高頻干擾，這樣外面的高頻干擾不會(huì )影響時(shí)鐘芯片，而時(shí)鐘芯片內部產(chǎn)生的振蕩信號也不會(huì )影響到外面的電路。時(shí)鐘部分的地和整個(gè)PCB的地是一個(gè)統一的整體，不要分割。
在時(shí)鐘芯片的電源引腳處放一個(gè)容值為10μF的鉭電容，不僅可以防止由于電壓波動(dòng)引起的電流涌動(dòng)，還可以抑制低頻干擾；同時(shí)大電容的后面并聯(lián)一個(gè)0．1μF的小電容，且所放的位置要盡可能地靠近電源引腳，這樣可以減小外來(lái)的電源噪聲。在靠近時(shí)鐘輸出的引腳要串接一個(gè)50 Ω的電阻以減小輸出電流，提高時(shí)鐘波形的質(zhì)量。時(shí)鐘線(xiàn)盡量少使用過(guò)孔，因為過(guò)孔使阻抗發(fā)生變化，影響信號的質(zhì)量，進(jìn)而產(chǎn)生EMI輻射和抖動(dòng)問(wèn)題。
3．2 存儲模塊設計
在該系統中，采用FLASH和SRAM作為存儲器。FLASH主要用于存儲波形文件，掉電時(shí)，數據也不會(huì )丟失。而SRAM是做高速數據緩存的，掉電后數據會(huì )丟失。首先FPGA從FLASH中讀取波形文件，然后再存儲到SRAM中，需要這些波形數據時(shí)候，再從SRAM中去讀取。這樣的設計是因為FLASH的讀／寫(xiě)速度比較慢，而SRAM的讀／寫(xiě)速度比較快。但是FLASH中的數據掉電不會(huì )丟失，而SRAM中的數據掉電要丟失。
3．3 放大及濾波電路設計
為了提高DDS信號產(chǎn)生系統的帶負載能力，同時(shí)實(shí)現AD9854芯片內嵌數／模轉換器輸出的電流轉換，需要在其后加入運算放大器(見(jiàn)圖3)。該運算放大器性能的好壞將決定信號的輸出質(zhì)量及系統帶負載的能力。由于方案中信號輸出的最高頻率為120 MHz，所以應保證放大器在較高頻率范圍內具有很好的線(xiàn)性度，防止放大器自激。根據頻率源的設計要求，該方案中的放大器模塊應滿(mǎn)足以下要求：放大器的增益可調、放大器的帶寬應大于120 MHz、輸出帶載能力強、信號輸出質(zhì)量較好。綜合以上要求，選擇ADI公司的寬帶運算放大器AD8014作為放大器模塊的核心器件。AD8014的主要性能特點(diǎn)有：低功耗；穩定增益G=1；高速，Slew Rate 4 000 V／μs，24 ns的建立時(shí)間；
在該方案中，放大電路采用串連電壓負反饋-反相比例放大電路。

采用串聯(lián)電壓負反饋將使放大器的輸入阻抗增大，輸出阻抗減小，提高電路輸出信號的帶負載的能力。在電路中，反饋電阻R16采用可調電阻，使電路的增益可調；同時(shí)在放大器的正、負電源輸入端加電容去藕濾波電路，以減小電源紋波對放大器的影響。
根據AD8014的要求，在進(jìn)行PCB布線(xiàn)時(shí)，需在其周?chē)伾狭说鼐W(wǎng)；但是，為了降低寄生電容對電路輸入的影響，其輸入腳附近沒(méi)有鋪地。在進(jìn)行器件布局時(shí)，反饋電阻R16應盡量靠近AD8014的反向輸入端。
為使中頻模擬器有較好的通用性，而雷達中頻變化范圍較寬，考慮到在濾除諧波分量的同時(shí)要盡可能減少相位的不連續性，因此設計了一個(gè)帶寬為40MHz的9階無(wú)源低通濾波器。