基于EPM1240的SDRAM控制器的設計
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2．3 突發(fā)長(cháng)度模塊
突發(fā)長(cháng)度也使在模式寄存器中設置的，它的內部實(shí)質(zhì)是4位遞增計數器，這一計數器監視讀寫(xiě)突發(fā)工作時(shí)的時(shí)鐘周期數，原理與2位遞增計數器相同。
突發(fā)長(cháng)度可以是1、2、4或者8，突發(fā)(Burst)是指在同一行中相鄰的存儲單元連續進(jìn)行數據傳輸的方式，連續傳輸所涉及到存儲單元(列)的數量就是突發(fā)長(cháng)度。
2．4 地址轉換模塊
地址發(fā)生器將微處理器提供的地址按照要求的格式映射到移動(dòng)SDRAM設備上。命令模塊接收控制接口模塊輸入的解碼后的命令和刷新控制單元發(fā)出的刷新請求命令，產(chǎn)生合適的SDRAM操作命令。
該模塊包含一個(gè)簡(jiǎn)單的仲裁邏輯單元，仲裁主接口和刷新單元發(fā)出的命令，刷新請求的優(yōu)先級最高。當刷新單元和主接口同時(shí)發(fā)出命令時(shí)，仲裁單元掛起主接口的命令直到刷新操作執行完畢；若主接口發(fā)出的命令正在執行時(shí)，仲裁單元掛起刷新命令直至正在處理的操作執行結束。仲裁單元接收控制接口模塊發(fā)出的命令后，命令產(chǎn)生單元根據接收到的命令產(chǎn)生合適的SDRAM控制信號。命令產(chǎn)生單元基于三個(gè)移位寄存器產(chǎn)生正確的時(shí)序：第一個(gè)寄存器控制SDRAM激活命令的時(shí)序；第二個(gè)寄存器控制SDRAM讀寫(xiě)時(shí)的時(shí)序；第3個(gè)用于產(chǎn)生命令延時(shí)，以便決定所請求的命令是否執行完畢。它根據狀態(tài)分別產(chǎn)生塊和行列地址，并傳送到移動(dòng)SDRAM設備上。
地址發(fā)生器的輸入輸出如下：
clk是系統的主時(shí)鐘輸入，addr是輸入的地址信號，pr_state是輸入的當前狀態(tài)，這3個(gè)信號均由微控制器提供。地址發(fā)生器接收來(lái)自微控制器的命令，把命令轉換成SDRAM能夠理解的狀態(tài)信號，地址發(fā)生器根據狀態(tài)信號產(chǎn)生相應的地址選擇SDRAM的行或列進(jìn)行操作。
3 系統的設計與實(shí)現
選擇ALTERA公司MAXⅡ系列的EPM1240芯片，用CPLD方式實(shí)現SDRAM接口。接口仿真時(shí)序圖如圖5所示。本文引用地址：http://dyxdggzs.com/article/161059.htm
SDRAM接口仿真波形圖如圖5所示，其中sd_clk_97為操作SDRAM的時(shí)鐘，sd_cke_98，sd_csn_99，sd_casn_103，sd_rasn_105，sd_wen_106分別為時(shí)鐘使能信號，片選信號，列選通信號，行選通信號和讀寫(xiě)使能信號。sd_ba是SDRAM的2位Bank地址線(xiàn)，sd_a_是SDRAM的13根地址線(xiàn)。data為SDRAM的16位輸入／輸出雙向數據線(xiàn)。
4 結論
在SDRAM的接口設計中，刷新的實(shí)現一直是一個(gè)關(guān)鍵問(wèn)題。選用CPLD產(chǎn)生控制SDRAM的時(shí)序，實(shí)現對SDRAM的各種操作。應用Verilog語(yǔ)言和QuartusⅡ軟件實(shí)現了SDRAM的接口設計，在QuartusⅡ軟件環(huán)境下模擬了STM32系列單片機對SDRAM的讀寫(xiě)操作時(shí)序，讀寫(xiě)速度達到100MHz，可以在STM32系列單片機擴展64 MBit的SDRAM，其中SDRAM的地址線(xiàn)為13根(行地址線(xiàn)13根，列地址線(xiàn)9根)，Bank地址線(xiàn)2根，數據線(xiàn)16根。
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