基于VHDL的MTM總線(xiàn)主模塊有限狀態(tài)機設計
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3 仿真驗證
QuartusⅡ是Altera公司推出的集成開(kāi)發(fā)軟件，使用QuartusⅡ可以完成從設計輸入、綜合適配、仿真到編程下載整個(gè)設計過(guò)程，Quart usⅡ也可以直接調用Synplify Pro、以及ModelSim等第3方EDA工具來(lái)完成設計任務(wù)的綜合和仿真。
文中利用QuartusⅡ9．0版本軟件和Cyclone系列EP1C6Q240C6芯片對所設計的MTM總線(xiàn)主模塊狀態(tài)機的VHDL代碼進(jìn)行了時(shí)序仿真和功能仿真，分別如圖4、圖5所示。本文引用地址：http://dyxdggzs.com/article/160361.htm
通過(guò)波形圖可以觀(guān)察到，該狀態(tài)機可以很好的實(shí)現主狀態(tài)機的狀態(tài)轉換。當M1輸入為“0”時(shí)(此時(shí)M2、M3為無(wú)關(guān)狀態(tài))，MTM總線(xiàn)主模塊按照從高到低進(jìn)行消息傳送，直到進(jìn)入“PAUSE”(暫停狀態(tài))然后狀態(tài)回到“xfer16”(S16)繼續進(jìn)行消息傳送；當M1輸入為“1”時(shí)，主模塊無(wú)條件進(jìn)入“waiting”(等待狀態(tài))；在主模塊處于“waiting”狀態(tài)時(shí)若M3輸入為“1”狀態(tài)轉入“idle”(空閑狀態(tài))再次由高到低位的消息傳送。
使用VHDL語(yǔ)言描述，語(yǔ)法更為嚴謹，描述更為清晰簡(jiǎn)潔；采用“單進(jìn)程”式狀態(tài)機描述可以有效地節省FPGA芯片的資源(表1)，從而進(jìn)一步減少功耗，提高系統的穩定性。
4 結束語(yǔ)
文中通過(guò)研究MTM總線(xiàn)的基本結構和主從模塊間的通訊協(xié)議，分析了主狀態(tài)機的狀態(tài)轉換，并使用VHDL語(yǔ)言設計了該有限狀態(tài)機，并使用QuartusⅡ開(kāi)發(fā)軟件對該狀態(tài)機進(jìn)行了仿真和驗證，仿真結果表明該程序可以正確描述主狀態(tài)機的狀態(tài)轉換，該有限狀態(tài)機使用“單進(jìn)程”式描述，與“三進(jìn)程”和“雙進(jìn)程”式相比程序簡(jiǎn)潔明了并且能夠有效地節省資源，減少功耗，提高系統的穩定性。
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