高性能鎖相環(huán)PE3293及其應用

摘要：在無(wú)線(xiàn)通信中，降低頻率合成器的相位噪聲和抑制其相應的寄生輸出，一直是設計者追求的目標。PE3293是Peregrine公司生產(chǎn)的高性能１.８GHz／550MHz雙模整數分頻集成鎖相環(huán)電路，它具有超低的寄生輸出。文中介紹了PE3293的特點(diǎn)功能和組成原理，給出了PE3293在頻率綜合器設計中的應用電路。

關(guān)鍵詞：頻率合成器；相位噪聲；寄生輸出；PLL；PE3293

１　引言

在無(wú)線(xiàn)應用中，相位噪聲和寄生輸出是頻率合成器的關(guān)鍵參數。ＰＨＳ、ＧＳＭ和ＩＳ－５４等相位調制蜂窩系統的ＲＦ系統設計均需要低噪聲的頻率合成模塊，同時(shí)頻率切換時(shí)間和寄生輸出的抑制對系統也很重要。頻率合成器作為一種高質(zhì)量的信號源，與電子系統的性能有很大關(guān)系。在通信系統中，使用高穩定的信號源，可以充分利用頻率資源。實(shí)際上，在電子對抗、導航等電子系統中，高指標的信號源會(huì )給系統帶來(lái)良好的性?xún)r(jià)比，從而為系統設計師提供可靠的技術(shù)保障。

頻率合成主要有直接式、鎖相式和直接數字式三種方法。其中直接式頻率合成法由于輸出的諧波、噪聲及寄生頻率均難以抑制而較少采用；目前廣泛采用的直接數字式頻率合成方法也面臨輸出頻率上限難以提高和寄生輸出難以抑制兩個(gè)難題。而鎖相式頻率合成器是七十年代鎖相技術(shù)發(fā)展和應用的結果，隨著(zhù)集成化程度的越來(lái)越高，各種控制電路、程序分頻器、鑒頻／鑒相器等數字電路目前已可集成到一個(gè)芯片中。因此，現在，許多微波和毫米波頻率合成器的設計往往采用鎖相式的頻率合成方法來(lái)實(shí)現。

２ ＰＥ３２９３的特點(diǎn)功能

２．１ 主要特點(diǎn)

ＰＥ３２９３是Ｐｅｒｅｇｒｉｎｅ公司生產(chǎn)的一款高性能１．８ＧＨｚ／５５０ＭＨｚ雙模整數分頻集成鎖相環(huán)，它內部集成了脈沖整形電路、鑒頻／鑒相器電路、預分頻、程序分頻器、３２／３３和１６／１７兩個(gè)雙模式分頻器、控制電路和鎖相指示等電路。由于該ＩＣ采用了Ｐｅｒｅｇｒｉｎｅ的ＵＴＳｉ ＣＭＯＳ專(zhuān)利技術(shù)，因此，它的寄生輸出成分在整個(gè)工作頻段內都極低。ＰＥ３２９３具有以下特點(diǎn)：

●采用先進(jìn)的寄生輸出抑制技術(shù)，具有非常好的相位噪聲特性和較高的頻率穩定度；

●具有３２／３３和１６／１７兩個(gè)雙模式分頻器?其中前者的工作頻率能達到１．８ＧＨｚ，后者的工作頻率能達到５００ＭＨｚ；

●功耗很小，采用雙環(huán)工作模式時(shí)，其典型工作電流為４ｍＡ；

●工作電壓為２．７～３．３Ｖ；

●具有２４腳ＢＣＣ和２０腳ＴＳＳＯＰ兩種封裝形式；

●可用于ＰＣＳ基站、ＣＤＭＡ和手持式無(wú)線(xiàn)產(chǎn)品中。

２．２ 引腳說(shuō)明

ＰＥ３２９３具有圖１和圖２所示的兩種封裝形式?其中 ２４腳ＢＣＣ封裝只比２０腳ＴＳＳＯＰ封裝多４個(gè)保留引腳，其余引腳的引腳定義均相同，表１所列是２０腳ＴＳＳＯＰ封裝的引腳定義。

表1 PE3293（以20腳TSSOP封裝為例）的引腳定義

序 號	名 稱(chēng)	類(lèi) 型	功 能 描 述
1	N/C		不連接
2	VDD		電源，2.7～3.3V，需用一個(gè)電容就近旁路接地
3	CP1	輸出	PLL1內部的脈沖成形輸出，用作外部VCO的輸入驅動(dòng)
4	GND		地端
5	fin1	輸入	從PLL1（RR）VCO來(lái)的預分頻器輸入，最大頻率為1.8GHz
6	Dec1		PLL1的電源去耦端，有必要用一個(gè)電容就近接地
7	VDD1		PLL1預分頻器的電源，一般經(jīng)3.3kΩ的電阻連到VDD
8	fr	輸入	參考頻率輸入
9	GND		地端
10	f0LD	輸出	復用器輸出，包括PLL1和PLL2主計數器或參考計數器輸出/時(shí)鐘檢測信號，以及移位寄存器移出數據
11	Clock	輸入	CMOS時(shí)鐘輸入，在時(shí)鐘信號的上升沿，各種計數器的串行數據將送入21bit的移位寄存器
12	Data	輸入	二進(jìn)制串行數據輸入，為CMOS輸入數據，MSB先，2bit的LSB為控制比特
13	LE	輸入	負載使能CMOS入，當LE為高時(shí)，21bit的串行移位移位寄存器中的數據字將被送入相應的四個(gè)鎖存器之一中（由控制比特決定）
14	VDD2	輸出	PLL1預分頻器的電源，使用時(shí)經(jīng)3.3kΩ的電阻連到VDD0
15	Dec2	輸出	PLL1的電源去耦端，有必要用一個(gè)電容就近接地
16	fin2	輸入	從PLL1（IF）VCO來(lái)的預分頻器輸入，最大頻率為500MHz
17	GND		地端
18	CP2	輸出	PLL1內部的脈沖成形輸出，用作外部VCO的輸入驅動(dòng)
19	VDD		2.7～3.3V電源，需經(jīng)一個(gè)電容就近接地
20	VDD		電源，2.7～3.3V，需經(jīng)一個(gè)電容就近接地

３?。校牛常玻梗车慕M成原理

ＰＥ３２９３的功能原理框圖如圖３所示，它主要由２１－ｂｉｔ串行控制寄存器、一個(gè)復用輸出器以及鎖相環(huán)ＰＬＬ１和ＰＬＬ２組成。每個(gè)ＰＬＬ都有一組除Ｎ的整數主計數器、一個(gè)參考計數器、一個(gè)鑒相器以及帶內部補償電路的內部脈沖成形器，而每個(gè)除Ｎ的整數主計數器則包括一個(gè)內部雙模預分頻器，可用作計數和小數累加。

串行數據輸入端Ｄａｔａ輸入的數據可在時(shí)鐘Ｃｌｏｃｋ 的上升沿逐次移入２１ｂｉｔ的移位寄存器，其中ＭＳＢ?Ｍ１６?最先輸入，當ＬＥ為高時(shí)，數據送入最后２位地址位所決定的２１ｂｉｔ的移位寄存器的相應地址中。圖４所示是ＰＥ３２９３的寄存器位。如果將ｆＬＤ用作數據輸出，那么移位寄存器中的Ｓ２０ 的內容將在Ｃｌｏｃｋ 的下降沿送入ｆＬＤ，這樣，ＰＥ３２９３和相應的器件就構成了環(huán)狀結構。

ＰＬＬ１（ＲＦ）的ＶＣＯ頻率ｆｉｎ１的大小與ｆｒ的值有關(guān)，它們之間的關(guān)系如下：

ｆｉｎ１＝[(３２Ｍ１)＋Ａ１＋(Ｆ１／３２)]?ｆｒ／Ｒ１?

值得注意的是，為了獲得連續的信道，必須滿(mǎn)足Ａ１小于等于Ｍ１，而且ｆｉｎ１必須大于等于１０２４倍的（ｆｒ／Ｒ１）。

ＰＬＬ２（ＩＦ）的ＶＣＯ頻率ｆｉｎ２的大小與ｆｒ的值有關(guān)，它們的關(guān)系如下：

ｆｉｎ２ ＝[１６Ｍ２＋Ａ２＋(Ｆ２／３２)](ｆｒ／Ｒ２)

同理，為了獲得連續的信道，必須滿(mǎn)足Ａ２小于等于Ｍ２，ｆｉｎ２必須大于等于２５６倍的（ｆｒ／Ｒ２）。

Ｆ１可用于決定ＰＬＬ１的分頻比，如果Ｆ１為偶整數，那么，ＰＥ３２９３可自動(dòng)化簡(jiǎn)分頻數。比如，Ｆ１等于１２時(shí)?分數１２／３２將自動(dòng)化簡(jiǎn)為３／８這樣，分母就可能為２，４，８，１６和３２。相應地，Ｆ２可用于決定ＰＬＬ２的分頻比。

圖4

４?。校牛常玻梗车牡湫蛻秒娐?/B>

ＰＥ３２９３非常適合基于ＰＣＳ基站的ＣＤＭＡ無(wú)線(xiàn)通信系統，它能保持很低的相位噪聲和寄生輸出成分，而且功耗非常低，使用也很方便，幾乎不需要多少外圍電路。它的另一個(gè)優(yōu)點(diǎn)是具有一個(gè)高阻ＶＣＯ輸入引腳，因此這就避免了在ＶＣＯ、ＰＬＬ和ＲＦ電路中使用功分器的麻煩。

在頻率綜合器的設計中，環(huán)路濾波器的優(yōu)化設計要權衡很多因素，環(huán)路帶寬一般定為步進(jìn)頻率的１０％。對二階環(huán)來(lái)說(shuō)，ＰＥ３２９３可以提供快速的鎖定時(shí)間，而且環(huán)路帶寬的增加還可以減少鎖定時(shí)間，但過(guò)寬又會(huì )導致系統穩定性變差。如果對鎖定時(shí)間的要求不是很高的話(huà)，較窄的二階環(huán)可殘留較少的ＦＭ?而且不需要增加額外的器件；而三階環(huán)在鎖定時(shí)間和殘留ＦＭ中可進(jìn)行較好的協(xié)調。ＰＥ３２９３器件中的ＰＬＬ自帶接地電容和成形電路，其中ＰＬＬ１自帶５０ｐＦ的接地電容，而ＰＬＬ２自帶１００ｐＦ的接地電容。對于窄帶環(huán)路濾波來(lái)說(shuō)，這些電容是相對透明的。但隨著(zhù)環(huán)路帶寬的增加，內部電容將起主要作用，它將限制環(huán)路帶寬。而對大多數應用系統來(lái)說(shuō)，這不是考慮的主要因素。比如，當ＰＬＬ１用作步進(jìn)頻率為８０ｋＨｚ時(shí)，環(huán)路帶寬可以為８ｋＨｚ。這對于二階環(huán)和三階環(huán)的環(huán)路濾波器的設計來(lái)說(shuō)，利用Ｐｅｒｅｇｒｉｎｅ公司的軟件Ｉｎｔ－Ｎ＿ＰＤ＿ＬＰＦ很容易實(shí)現。該軟件可以在Ｐｅｒｅｇｒｉｎｅ公司的主頁(yè)上免費下載。

數據輸入端Ｄａｔａ輸入的數據在時(shí)鐘輸入Ｃｌｏｃｋ 的上升沿逐次移入２１ｂｉｔ的移位寄存器且ＭＳＢ(Ｍ１６)在先，因此，當ＬＥ為高時(shí)，數據送入由圖４所示的最后２位地址位所決定的２１ｂｉｔ移位寄存器的相應地址中。比如，當程序對計數器Ａ１進(jìn)行控制 時(shí)，送入寄存器的最后兩比特(Ｓ０, Ｓ１)應為(１,１)，計數器Ａ１中的５比特位可以按表２設置。因此，在正常情況下，即使不用ＰＬＬ２?ＩＦ?? Ｓ１６也應設為０。應注意的是，ＰＥ３２９３的工作模式、鑒相器極性和功率控制均可以由Ｃ１０～Ｃ１４和Ｃ２０～Ｃ２４來(lái)控制。

表2 PE3293的計數器設計表

分頻比	MSB				LSB	地址位
	S11	S10	S9	S8	S7	S1	S0
	A14	A13	A12	A11	A10	1	1
0	0	0	0	0	0	1	1
1	0	0	0	0	1	1	1
2	0	0	0	1	0	1	1
-	-	-	-	-	-	1	1
31	1	1	1	1	1	1	1

在該頻率合成器的程序控制中，如果控制引腳處于低阻狀態(tài)，將有可能產(chǎn)生頻率波動(dòng)現象，這種情況可以通過(guò)５１Ω的串聯(lián)電阻來(lái)解決。在圖５中，第１、７、１３、１９和２３為保留引腳，可以將其連接到地或電源。為了獲得最好的效果，Ｃｉｎ１（第５腳）應盡可能地靠近這些引腳，并對ＶＣＯ部分接地引線(xiàn)采用ＲＦ布局布線(xiàn)技術(shù)，以免引入干擾。

５　結語(yǔ)

本文介紹了ＰＥ３２９３的基本原理和應用方法，利用該專(zhuān)用集成芯片設計的頻率合成器具有較好的相位噪聲特性、鎖定時(shí)間和抑制寄生輸出。在偏置為１ｋＨｚ時(shí)，該器件的相位噪聲小于６０ｄＢｃ／Ｈｚ，寄生輸出小于－７０ｄＢｃ；步進(jìn)為１００ｋＨｚ時(shí)，鎖定時(shí)間小于２．３ｍｓ。