基于FPGA實(shí)現DSP與RapidIO網(wǎng)絡(luò )互聯(lián)

　　1. 數據讀寫(xiě)控制產(chǎn)生電路在數據寫(xiě)時(shí)根據輸入管腳中的片選信號、寫(xiě)信號，將DSP 要寫(xiě)入Avalon 總線(xiàn)的地址及數據寫(xiě)入host_address_fifo 中。當是數據讀時(shí)，根據輸入管腳中的片選信號、讀信號，將DSP 要寫(xiě)入Avalon 總線(xiàn)的地址寫(xiě)入host_addrfifo 中，同時(shí)產(chǎn)生數據讀等待信號，當從host_readdata_fifo 總線(xiàn)讀到數據后，該電路撤銷(xiāo)讀等待信號，并將得到的數據送入TS101 的數據總線(xiàn)。

　　2. host_address_fifo 模塊完成在TS101 控制系統總線(xiàn)時(shí)，DSP 接口時(shí)鐘到Avalon 總線(xiàn)地址及寫(xiě)入數據的換時(shí)鐘控制。

　　3. host_readdata_fifo 模塊完成在TS101 控制系統總線(xiàn)時(shí)，Avalon 總線(xiàn)到DSP 接口總線(xiàn)的讀入數據的換時(shí)鐘控制。

　　4. 數據讀控制狀態(tài)機電路部分完成TS101 的讀控制信號的產(chǎn)生，以及讀到的數據信號的存儲控制。

　　4.4 Avalon Master 模塊

　　Avalon_Master 模塊設計一個(gè)狀態(tài)機控制電路，完成在A(yíng)valon 總線(xiàn)上的地址、Byteenable、讀寫(xiě)控制信號、讀數據信號和寫(xiě)數據信號的產(chǎn)生與控制處理。同時(shí)還有等待讀數據到來(lái)以及讀數據確認工作。

　　4.5 Avalon Slave 模塊

　　Avalon_Slave 模塊是一個(gè)Avalon 總線(xiàn)的從設備，它可接收Avalon 總線(xiàn)上其它主設備發(fā)送過(guò)來(lái)的數據寫(xiě)請求、數據讀請求，同時(shí)將從通過(guò)Host 接口讀到的數據按相應的總線(xiàn)規則送到數據總線(xiàn)上，同時(shí)產(chǎn)生數據有效信號。由于這里的設計采用可變讀等待設計，同時(shí)還需要完成對TS101 數據讀取換鐘轉換。該模塊主要由以下三部分構成：

　　1. ts101_slave_address_fifo 模塊模塊完成在A(yíng)valon 總線(xiàn)上的主設備控制系統總線(xiàn)時(shí)，Avalon 總線(xiàn)到DSP 總線(xiàn)的地址及寫(xiě)入數據的換時(shí)鐘控制。

　　2. ts101_slave_readdata_fifo 模塊模塊完成在A(yíng)valon 總線(xiàn)上的主設備控制系統總線(xiàn)時(shí)，DSP 總線(xiàn)到Avalon 總線(xiàn)的讀入數據的換時(shí)鐘控制。

　　3. 數據讀控制電路部分完成讀數據的確認以及讀值有效信號的產(chǎn)生。

　　4.6 Host Slave 模塊

　　Host_Slave 模塊為一個(gè)控制狀態(tài)機電路，它根據Avalon_Slave 模塊提供的信號完成對DSP 的主總線(xiàn)控制請求，帶發(fā)送信號的組織，發(fā)送和接收信號的確認接收，包括產(chǎn)生HBRN信號，并根據HBGN 信號的狀態(tài)產(chǎn)生讀寫(xiě)控制信號、讀寫(xiě)地址信號、寫(xiě)數據信號以及從DSP中讀回待接收的讀數據信號。

　?。担?功能測試

　　目前，Altera 的RapidIO IP 核支持的RapidIO 事務(wù)有：讀操作NREAD 請求和響應，寫(xiě)操作NWRITE 請求，帶響應的寫(xiě)操作NWRITE_R 請求和響應，流寫(xiě)（SWRITE）請求，維護（MAINTENANCE）讀請求和相應，維護（MAINTENANCE）寫(xiě)請求和響應，維護（MAINTENANCE）端口寫(xiě)請求，門(mén)鈴（DOORBELL）請求和相應。在實(shí)際的測試中，將這個(gè)電路板和Mercury 公司Ensemble MPQ-101 同時(shí)安裝在Silicontkx 的串行RapidIO 開(kāi)發(fā)平臺上，結果證實(shí)DSP 通過(guò)轉接橋邏輯控制RapidIO IP 核，已經(jīng)實(shí)現了所有的這些事務(wù)。

　?。叮?總結和展望

　　RapidIO 作為下一代嵌入式互聯(lián)技術(shù)，在國內的信號處理平臺上的運用越來(lái)越廣泛。但是目前很多處理芯片不具有RapidIO 的接口。利用FPGA可以方便快速定制一個(gè)合適的接口，為RapidIO 網(wǎng)絡(luò )增添各種豐富的節點(diǎn)。同時(shí)，本文給出了實(shí)現這個(gè)轉接橋的思路做了詳細討論，這樣不同的DSP，甚至CPU 都可以利用這種思路來(lái)接入RapidIO 網(wǎng)絡(luò )。

　　在目前的設計中，一個(gè) FPGA 為一個(gè)DSP 提供轉接橋邏輯，過(guò)于浪費FPGA 的資源。在緊接下來(lái)的設計中，我們將4 片DSP 組成一簇接入FPGA，從而提高單板的處理能力，同時(shí)提高了FPGA 的利用率。