AD6655在3G基站系統中的應用

0 引言
基站是移動(dòng)通信系統的重要組成部分，在第三代移動(dòng)通信系統(3G)中基站一般由射頻前端、數字中頻和基帶處理構成。由于數字中頻處于模擬和數字的轉換部分，因此它的性能往往對基站系統的性能起著(zhù)決定性作用。目前，數字中頻的上行鏈路部分通常以高速采樣的模擬數字轉換器(ADC)、數字下變頻(DDC)及抽取濾波實(shí)現。
ADC完成模擬中頻信號的數字化。在數字中頻接收鏈路中，A／D變換中的做法是同時(shí)使用OverSampling和UnderSampling兩種技術(shù)。使用OverSampling技術(shù)，可以提高ADC的SNR，提高鄰道抑制；使用UnderSampling技術(shù)，可以保證在現有A／D器件采樣率的條件下，實(shí)現較高頻率的模擬中頻輸入，相當于完成了一次數字域下變頻。以TD-SCDMA協(xié)議為例可以計算，12 b ADC能夠滿(mǎn)足性能要求。通帶取決于奈奎斯特準則在帶寬下對采樣率的要求，12載波的信號帶為20 MHz，那么ADC的采樣頻率久要大于40 MSPS。目前，市場(chǎng)上TI，ADI，LINEAR，Maxim的產(chǎn)品能夠滿(mǎn)足要求。另外從性能價(jià)格比考慮，基站設備廠(chǎng)家一般選擇12～14 b位寬的ADC，中頻采樣頻率常用的有：76．8 MSPS，81．92 MSPS，122．88 MSPS等。
數字下變頻器完成采樣數據到基帶的轉換，由于DSP處理速度的限制，用純軟件不能實(shí)現這部分功能。目前硬件實(shí)現的組成結構與模擬下變頻器類(lèi)似，包括數字混頻器、數字控制振蕩器(NCO)和低通濾波器(LPF)三部分組成。DDC的運算速度受下級DSP處理速度的限制，同時(shí)其運算速度決定了其輸入信號數據流可達到的最高速率，相應地也限制了ADC的最高采樣速率。數字下變頻的數據精度和運算精度也影響著(zhù)基站的上行性能。影響DDC性能因素有：一個(gè)是輸入數據位寬、NCO位寬；二是NCO相位的分辨率。目前常用的DDC實(shí)現方式有ASIC，FPGA等，常用的實(shí)現結構為數字混頻器、CIC+FIR濾波器和抽取濾波器組成。目前，市場(chǎng)上有許多專(zhuān)用DDC芯片，比如TI，Intersil等，而FPGA實(shí)現中Altera和Xilinx都有完成該類(lèi)濾波器和運算的可選擇高速芯片。
最后，為實(shí)現基帶I／Q數據流的路由和傳輸，往往會(huì )進(jìn)行數據格式轉換和串化解串化(SerDes)轉換。再考慮到眾多測試功能，這部分一般需專(zhuān)門(mén)考慮，這里不多贅述。

1 系統需求分析
數字中頻是TD-SCDMA基站中的重要組成部分。對數字中頻部分性能需求進(jìn)行量化分析，可以更清楚地認識數字中頻在系統中的位置及其對系統性能的影響，為數字中頻研發(fā)和測試的提供參考。
TD-SCDMA協(xié)議中規定，接收機天線(xiàn)口輸入有用信號功率在-110～-80 dBm范圍內。同時(shí)協(xié)議中規定，鄰道功率最強為-55 dBm的單碼道CDMA信號，15 MHz射頻帶內最強帶外阻塞信號功率為最小3．2 MHz，頻偏-40 dBm的單碼道CDMA信號。ADC入口的最大功率為6 dBm時(shí)，可以估算頻鏈路額定增益為40 dB，若接收機射頻鏈路的噪聲系數可以做到5 dB，則可以估算ADC輸出信噪比應大于74 dB，ADC的有效位寬應大于等于12 b。
計算過(guò)程參考如下方法：

采樣時(shí)鐘抖動(dòng)(Jitter)和ADC固有的抖動(dòng)也會(huì )惡化信噪比，在大信號輸入時(shí)尤為明顯。根據SNR=-20 log(2πfσt)，以采樣時(shí)鐘為100 MHz計算，當射頻部分無(wú)帶外抑制時(shí)，鏈路增益為40 dB，此時(shí)Jitter等效ADC輸入口噪音功率為-65 dBm，允許的時(shí)鐘抖動(dòng)為5 ps。當射頻部分對帶外阻塞信號有15 dB抑制時(shí)，鏈路增益為55 dB，此時(shí)Jitter等效ADC輸入口噪音功率為-50 dBm，允許的時(shí)鐘抖動(dòng)為20 ps。
A／D采樣信號經(jīng)過(guò)抽取后會(huì )混到有用信號帶內，因此在射頻鏈路對阻塞信號沒(méi)有任何抑制的情況下，需由數字濾波器將其濾除。最?lèi)毫忧闆r下阻塞信號會(huì )比有用信號強70 dB，因此數字濾波器的遠端帶外抑制應達到70 dB。濾波器一般選用CIC，ISINC，RRC級聯(lián)實(shí)現，NCO的雜散應小于-80 dB。TD-SCDMA協(xié)議中規定，要采用滾降因子為O．22的根升余弦濾波器(RRC)來(lái)實(shí)現反脈沖成形濾波。圖1為一般DDC的實(shí)現框圖。

2 AD6655的結構和工作原理
AD6655是Analog Device公司的一款功能強大的中頻接收器件。它內置雙通道14 b、最高125 MSPS采樣率的ADC，寬帶DDC，以及功率檢測功能。
AD6655具備以下特點(diǎn)：
(1)1．8 V模擬供電，1．8～3．3 V輸出供電，有低功耗模式；
(2)雙通道ADC：內部參考電壓，1～2 V輸入電平范圍，采樣頻率最高到125 MSPS，SNR為71．7 dBc to70 MHz@125 MSPS，SFlDR為85 dBc to 70 MHz@125 MSPS，85 dB的隔離度；
(3)內置ADc時(shí)鐘占空穩定器，1～8倍的時(shí)鐘分頻；
(4)雙通道DDC，包含32位NC0，半帶插值濾波，FIR濾波器；
(5)復合信號檢測功能。
它的結構框圖如圖2所示。

此款芯片可以應用在：GSM，EDGE，TD-SCDMA，WCDMA，CDMA2000，IMT-2000，WiMax，LTE等領(lǐng)域。
AD6655雖然是一顆14 b高速ADC，但由于內嵌了抽取濾波器，所以在產(chǎn)業(yè)化階段并不需要嚴格的進(jìn)口許可認證，對降低系統成本起到很大作用。

3 AD6655在TD-SCDMA基站系統中的電路設計
由于A(yíng)D6655為雙路ADC+DDC，所以在多天線(xiàn)基站系統中使用比較方便，例如8天線(xiàn)智能天線(xiàn)系統只需要4片AD6655。為滿(mǎn)足采樣時(shí)鐘的Jitter要求，采用AD9510鎖定系統時(shí)鐘并驅動(dòng)AD6655的采樣時(shí)鐘(LVPECL邏輯)，匹配方式為交流耦合。AD6655采用內部參考電壓，模擬中頻信號由SMA連接器輸入后，采用1：4的balun由不平衡輸入轉換到平衡輸入，可以得出中頻信號的溢出告警電平為10 dBm左右，系統對模擬中頻輸入信號的功率要求為小于6 dBm。圖3為基站的上行結構框圖。