軟件無(wú)線(xiàn)電設計中ASIC、FPGA和DSP的選擇策略

　　可重配置特性要求軟件無(wú)線(xiàn)電改變設計人員需要考慮的準則。由于純處理能力在當前的2G無(wú)線(xiàn)環(huán)境中占據主導地位，可編程功能也逐漸成為軟件無(wú)線(xiàn)電設計應用的焦點(diǎn)。
　　總之，當選擇ASIC、FPGA或DSP時(shí)，設計人員應當考慮以下5個(gè)重要的選擇準則。1. 可編程性：對于所有的目標空間接口標準，器件均能重新配置以執行所期望的功能。2. 集成度：在單個(gè)器件上集成多項功能，由此減小數字無(wú)線(xiàn)子系統的規格并降低硬件復雜度的能力。3. 開(kāi)發(fā)周期：開(kāi)發(fā)、實(shí)現及測試指定器件的數字無(wú)線(xiàn)功能的時(shí)間。4. 性能：器件在要求的時(shí)間內完成指定功能的能力。5. 功率：器件完成指定功能的功率利用率。

　　上述準則中的任何一條都會(huì )對設計人員選擇DSP、ASIC或FPGA產(chǎn)生直接影響。
　　可編程性
　　DSP和FPGA可輕易地進(jìn)行重配置，以實(shí)現軟件無(wú)線(xiàn)電設計的各種功能?，F有的通信ASIC雖然可以較低的成本提供更好的性能，但提供的可編程能力非常有限。
　　問(wèn)題的關(guān)鍵是，在諸多的無(wú)線(xiàn)ASIC中是否有一種適合于特定要求的數字無(wú)線(xiàn)產(chǎn)品。在純軟件無(wú)線(xiàn)電結構中，顯然沒(méi)有一種ASIC具有這樣的功能，但實(shí)際上也只有很少的數字無(wú)線(xiàn)設計需要這樣高的靈活性。因此軟件無(wú)線(xiàn)電產(chǎn)品開(kāi)發(fā)的關(guān)鍵步驟就是確定系統每項功能所需的可編程特性，并確定現有的ASIC是否可以提供這項功能。
　　確定器件的處理功能可通過(guò)既支持W-CDMA也支持GSM的基站收發(fā)器結構來(lái)說(shuō)明。由于W-CDMA采用了擴頻通信技術(shù)，因此許多用戶(hù)可共享一條射頻(RF)信道。在上行鏈路1,920至1,980MHz之間和下行鏈路2,110至2,170 MHz之間，W-CDMA信號在每條信道中占據5MHz的帶寬。
　　另一方面，在GSM系統的每條射頻信道中，窄帶TDMA技術(shù)一般只支持8個(gè)用戶(hù)。在上行鏈路890至915MHz之間和下行鏈路935至960MHz之間，窄帶TDMA的每條信道占據200kHz帶寬。
　　為了在軟件無(wú)線(xiàn)電結構中有效地兼顧上述標準間的差異，中頻(IF)處理器的數字上行轉換器和下行轉換器都必須提供可編程的信道選擇、濾波器配置和采樣比調節。Intersil、Graychip和Analog Devices公司的新型多標準數字收發(fā)器ASIC均可提供許多可編程特性。

　　例如，Graychip的GC4016數字下行轉換器可重配置為最大可用基帶帶寬為每信道2.25 MHz的4信道窄帶下行轉換器，也可重配置為最大可用基帶帶寬為9 MHz的單信道寬帶下行轉換器。此外，GC4016還將在每個(gè)信道中支持用戶(hù)可編程的基帶濾波器和重采樣器，這使得該器件適用于指定結構的中頻處理。

但如果要求這些器件在將來(lái)支持升級到尚未定義的4G無(wú)線(xiàn)結構，ASIC在數字無(wú)線(xiàn)設計中的適用度也將隨之發(fā)生變化。例如在無(wú)線(xiàn)領(lǐng)域中，關(guān)于是否應在4G系統結構中采用正交頻分多路復用(OFDM)技術(shù)還存在諸多分歧，很多設計人員認為OFDM在多徑環(huán)境下具有較強的魯棒性，并可兼容多種寬帶標準，如局域多點(diǎn)分布式業(yè)務(wù)(LMDS)和多信道多點(diǎn)分布式業(yè)務(wù)(MMDS)。
　　然而，由于4G標準尚未定義，而且在該結構中任何ASIC信號處理器件的使用都將給未來(lái)的升級帶來(lái)無(wú)法預料的風(fēng)險，因此中頻處理也必須使用FPGA或DSP器件。
　　隨著(zhù)信號處理越來(lái)越多的來(lái)自數字中頻輸入，4G結構中的處理算法也變得越來(lái)越專(zhuān)業(yè)化，這限制了單個(gè)ASIC器件滿(mǎn)足所需可編程要求的能力。
　　在3G/GSM無(wú)線(xiàn)應用中，W-CDMA采用了由透平編碼和卷積編碼組合而成的糾錯機制，由此滿(mǎn)足所需的誤碼率(BER)性能要求。另一方面，GSM采用卷積編碼和Fire編碼的組合作為其糾錯機制，因此定位于特定糾錯算法的商用ASIC器件將不再適用于GSM平臺，而FPGA或DSP實(shí)現則是一種更好的選擇。
　　集成度
　　ASIC器件在軟件無(wú)線(xiàn)電結構設計中的另一劣勢是集成度。隨著(zhù)ASIC、DSP和FPGA開(kāi)發(fā)技術(shù)的不斷進(jìn)步，在單個(gè)器件中集成的功能也急劇增加。但對于A(yíng)SIC，靈活性將隨集成度的增加而降低。
　　例如，充當數字收發(fā)器的ASIC芯片完全適用于多種空中接口標準，包括GSM、IS-136、CDMA2000和UMTS W-CDMA。如果在A(yíng)SIC中添加了CDMA碼片率處理器，那么該ASIC就不再適用于GSM和IS-136。如果在A(yíng)SIC中添加一個(gè)支持QPSK、8PSK和16QAM調制方案的調制器或解調器，就能使其成為實(shí)現CDMA高速數據速率(HDR)規范的有效解決方案，但不再適用于任何其他標準。
　　在這一級集成度上，多個(gè)ASIC器件需要支持多個(gè)空間接口標準，但這通常有些不切實(shí)際。
　　與ASIC器件相比，DSP或FPGA器件可輕松地集成多種數字無(wú)線(xiàn)功能，并且不會(huì )顯著(zhù)降低器件的靈活性。
　　在上例中，CDMA2000 HDR ASIC提供的大多數功能均能在Xilinx公司的XCV1000E上實(shí)現，如表1所示。這樣的集成度通常導致這些產(chǎn)品與基于A(yíng)SIC的器件相比，具有更小的整體波形因數以及更高的靈活性。

　　開(kāi)發(fā)周期
　　ASIC器件的靈活性在軟件無(wú)線(xiàn)電產(chǎn)品的開(kāi)發(fā)中也具有其優(yōu)勢：現有的ASIC算法開(kāi)發(fā)已經(jīng)相當完善，這有助于縮短產(chǎn)品的上市時(shí)間。硬件設計是基于A(yíng)SIC功能的關(guān)鍵開(kāi)發(fā)進(jìn)程，而軟件開(kāi)發(fā)則受制于接入器件可編程特性的程序庫生成。
　　基于DSP或FPGA的設計開(kāi)發(fā)周期則要復雜得多，因為軟件開(kāi)發(fā)需要的資源通常比相應的硬件開(kāi)發(fā)多得多?，F有的經(jīng)優(yōu)化通用算法程序庫有利于加速DSP和FPGA的軟件開(kāi)發(fā)，但這些算法必須集成在一起實(shí)現期望的數字無(wú)線(xiàn)功能，因此需要完整的軟件開(kāi)發(fā)周期。
　　設計人員還必須注意DSP和FPGA軟件開(kāi)發(fā)方法之間的主要差異。在DSP上編譯算法的時(shí)間通常以秒計算，而在FPGA上綜合處理并對類(lèi)似算法進(jìn)行布線(xiàn)的時(shí)間則需要數小時(shí)。例如Xilinx公司的典型FPGA布線(xiàn)速率為每小時(shí)400,000個(gè)門(mén)電路，因此帶有2百萬(wàn)個(gè)門(mén)電路的XCV2000E的編譯可能需要半天的時(shí)間才能完成。
　　這使得FPGA的設計調試成為一項昂貴的過(guò)程，因此FPGA的設計周期通常需要在對器件算法進(jìn)行布線(xiàn)之前，進(jìn)行更多的先期分析，包括多路仿真和模型測試。
　　性能
　　在軟件無(wú)線(xiàn)電結構中，任何信號處理器件的鑒定必須包括衡量該器件是否能在指定的時(shí)間內完成所需的功能。這類(lèi)評估中一種最基本的基準點(diǎn)測量就是1,024點(diǎn)快速傅立葉變換(FFT)處理時(shí)間的測量，參見(jiàn)表2中的突顯部分。

　　在表2的示例中，可編程ASIC明顯勝過(guò)DSP或FPGA實(shí)現。通常ASIC可為任何指定的功能提供最佳性能，其執行時(shí)間可參見(jiàn)下述數據表單。
　　對DSP和FPGA功能實(shí)現的性能進(jìn)行比較相當困難，因為這些器件的結構分別用于處理不同類(lèi)型的問(wèn)題。DSP工作于非常高的速率條件下，但在某一時(shí)刻只能完成有限的處理任務(wù)。另一方面FPGA的工作速率通常低于DSP的速率，但對同時(shí)可完成的處理任務(wù)則幾乎沒(méi)有限制。
　　為了說(shuō)明上述這些差異，考慮如圖2所示的具有16個(gè)抽頭的簡(jiǎn)單FIR濾波器。該濾波器要求在每次采樣中完成16次乘積和累加(MAC)操作。德州儀器公司的TMS320C6203
DSP具有300MHz的時(shí)鐘頻率，在合理的優(yōu)化設計中，每秒可完成大約4億至5億次MAC操作。這意味著(zhù)C6203系列器件的FIR濾波具有最大為每秒3,100萬(wàn)次采樣的輸入速率。

　　但在FPGA中，所有16次MAC操作均可并行執行。對于Xilinx的Virtex器件，16位MAC操作大約需要配置160個(gè)結構可重置的邏輯塊(CLB)，因此16個(gè)并發(fā)MAC操作的設計實(shí)現將需要大約2,560個(gè)CLB。XCV300E可輕松地實(shí)現上述配置，并允許FIR濾波器工作在每秒1億個(gè)樣本的輸入采樣速率下。
　　附加功率
　　ASIC器件的設計通常經(jīng)過(guò)優(yōu)化以提供卓越的功率性能。但大多數可編程器件的功率將隨器件利用率和時(shí)鐘頻率的增加而急劇增長(cháng)，因此在衡量整體設計的功率分配時(shí)，必須考慮這一因素。
　　例如，利用Altera公司的20K600可編程邏輯器件(PLD)實(shí)現的4信道下行轉換器只需消耗不到2W的功率，即可實(shí)現每秒2,500萬(wàn)次采樣的輸入數據率。這樣的功率雖然比較高，但對于指定的應用還是可以接受的。如果將輸入數據率提高至每秒6,500萬(wàn)次采樣，那么消耗的功率將達到5W，這超出了許多數字無(wú)線(xiàn)產(chǎn)品所能承受的功率門(mén)限。
　　與Altera 20K600相比，在相同的輸入數據率條件下，Analog Devices 公司的AD66244信道下行轉換器ASIC消耗的功率為700mW。
　　在較低的速率條件下，FPGA的功率利用率通常優(yōu)于高端DSP。為對此加以說(shuō)明，考慮Dish
Network公司在數字視頻廣播中采用的糾錯機制。在該系統中速率高達27.647Mbps的多路復用數據采用Reed-Solomon糾錯機制進(jìn)行編碼，該機制為每188個(gè)數據字節直接生成16個(gè)奇偶校驗字節，并生成最大為30Mbps的合成數據率。
　　在5,000個(gè)時(shí)鐘周期中，TMS320C6203可解碼204個(gè)字節的Reed-Solomon代碼字。為實(shí)現所需的數據吞吐量，在300 MHz頻率下，CPU必須實(shí)現近50%的利用率，而消耗的功率約為1.53W。
　　與此相反，在Xilinx XCV100E上實(shí)現的Reed-Solomon解碼器設計消耗的功率僅為200mW。這是一個(gè)巨大的改進(jìn)，可以與商用Reed-Solomon ASIC(如Advanced Hardware Architectures公司的AHA4011C)具備的性能相媲美。
　　器件選擇
　　表3總結了上述結果。表中每類(lèi)器件按1至5的標度主觀(guān)地設定功率極限，1表示該類(lèi)較差的選擇，而5則表示最佳選擇。

　　有了上述分析，也就不難得到采用ASIC、FPGA和DSP器件設計軟件無(wú)線(xiàn)電的區分原則，這些原則歸納如下：1. ASIC只需提供可以接受的可編程性和集成水平，通常即可為指定的功能提供最佳解決方案。2.
FPGA可為高度并行或涉及線(xiàn)性處理的高速信號處理功能提供最佳的可編程解決方案。3. DSP可為涉及復雜分析或決策分析的功能提供最佳可編程解決方案。
　　隨著(zhù)技術(shù)的進(jìn)步，DSP、ASIC和FPGA將在芯片上支持更多的功能，這進(jìn)一步模糊了三者之間的界限。而對于軟件無(wú)線(xiàn)電設計人員，這意味著(zhù)他們在今后的設計中將面臨更難的選擇。