Modbus通信協(xié)議的FPGA實(shí)現
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(4)如果檢測到兩個(gè)字符時(shí)間間隔大于1．5個(gè)字符時(shí)間，則重置幀起始標志，把下一個(gè)接收到的字符放入接收緩沖寄存器的0x00地址，再繼續步驟(3)；
(5)當檢測到?jīng)]有字符輸入且定時(shí)器第二次檢測到3．5個(gè)字符時(shí)間，置協(xié)議幀接收完全標志；
(6)把接收緩沖區接收的數據作CRC校驗，如果校驗不正確，置幀起始標志，轉到步驟(3)，繼續等待接收；如果是基于該接口的主Modbus協(xié)議設備，一般應設置超時(shí)時(shí)間，以避免無(wú)限等待；如果校驗正確，則Re_finish發(fā)出一個(gè)脈沖，認為接收了一個(gè)在數據鏈路層上正確的Mod-bus協(xié)議幀。
對于幀錯誤(停止位為0)標志FE，奇偶校驗錯誤標志PE，最后一個(gè)接收到的數據所在接收緩沖區中的位置Rebuf_end[7．．O]，對外并不必須，可以留出這些端口備用，所以用虛線(xiàn)表示。
2．3 輸入／輸出寄存器操作
接收緩沖數據寄存器和發(fā)送緩沖數據寄存器都采用雙口RAM實(shí)現，這比寄存器實(shí)現要節省很多資源。為了保證對它們的操作是原子的，即為了避免同時(shí)對相同地址執行寫(xiě)操作，故要求當CE_Modbus置低時(shí)，外部才可以對輸入輸出寄存器執行寫(xiě)操作，此時(shí)接口內部不會(huì )對接收／輸出寄存器執行任何讀寫(xiě)操作。
2．4 發(fā)送過(guò)程
(1)在發(fā)送模式使能之前，應先處于輸入／輸出寄存器模式，通過(guò)Trbuf_data[7．．0]，Trbuf_add[7．．0]，Trbuf_wren把待發(fā)送的不包括兩位CRC校驗的Modbus協(xié)議幀從地址0x00依次寫(xiě)入發(fā)送緩沖寄存器中，然后使能Ld_TbNCE信號(一個(gè)時(shí)鐘周期)，同時(shí)存入發(fā)送緩存寄存器所裝最后一個(gè)數據的地址，然后把該接口置于發(fā)送Modbus協(xié)議幀模式。
(2)發(fā)送模塊先對發(fā)送數據緩沖寄存器中的所有數做CRC-16校驗，然后把計算所得結果按低位在前高位在后的順序依次放到用Ld_TbNCE信號鎖存的地址的下兩個(gè)地址位置處。
(3)發(fā)送模塊從發(fā)送數據緩沖寄存器Ox00開(kāi)始，依次讀出數據并按所給的波特率發(fā)送出去，如果要求奇偶校驗，則發(fā)送完數據之后加上計算所得的奇偶校驗位發(fā)送出去。
(4)當發(fā)送完最后一個(gè)數據即CRC-16的高8位數據之后，Tr_finish發(fā)出一個(gè)脈沖表示發(fā)送完畢。
3 接口模塊實(shí)現
3．1 波特率發(fā)生器
波特率發(fā)生器就是一個(gè)分頻器，根據系統時(shí)鐘分別發(fā)出位時(shí)鐘(Tx_clk)和1／16位時(shí)鐘(RX_clkl6)。由于系統的時(shí)鐘周期可能不同，為了模塊的通用性，該模塊用一個(gè)類(lèi)屬(Generic)語(yǔ)句產(chǎn)生各種分頻系數。為了保證同步設計，產(chǎn)生的位時(shí)鐘和1／16位時(shí)鐘作為控制信號在主時(shí)鐘的驅動(dòng)下控制其他模塊。
3．2 接收模塊
接收模塊組包括同步濾波模塊、接收機模塊、接收控制模塊、接收狀態(tài)寄存器模塊、時(shí)間標志產(chǎn)生模塊等。
Modbus網(wǎng)絡(luò )中設備是運行在不相關(guān)時(shí)鐘上的，為了避免亞穩態(tài)現象，要求通信信號進(jìn)入FPGA時(shí)通過(guò)兩個(gè)級聯(lián)的寄存器。異步輸入信號必須在足夠的時(shí)間內保持數據有效，從而保證被目標時(shí)鐘域檢測到，在接收端則認為最少是大于幾個(gè)脈沖寬度的信號才是應該被檢測到的信號，于是在接收端加入濾波模塊，具體算法如下：連續3次檢測到為高(或低)電平時(shí)，才往接收寄存器寫(xiě)入高(或低)電平，否則保持原來(lái)檢測到的電平，不到3個(gè)脈沖寬度的信號被過(guò)濾。顯然，同步濾波模塊引入了5個(gè)時(shí)鐘的延遲，但這樣的延時(shí)對于Modbus協(xié)議來(lái)說(shuō)可以忽略。
接收機模塊是一個(gè)改進(jìn)的UART接收模塊，其工作流程如下：
(1)當檢測到起始位時(shí)，繼續讀取其他位并通過(guò)移位把它們移人接收移位寄存器RSR中；
(2)當所有的數據位和停止位都接收完畢后，置RDR寄存器滿(mǎn)標志RDRF位為1；
(3)檢測停止位和奇偶校驗位，如果發(fā)現錯誤置相關(guān)錯誤標志位；
(4)如果所接收數據正確，RSR中數據載入到接收數據寄存器RDR中，清除錯誤標志。
從Rxd_syn上進(jìn)入的比特流與本地的位時(shí)鐘不是同步的，為了避免可能在錯誤的時(shí)間讀取一些位，在每個(gè)比特時(shí)間采樣16次，在時(shí)鐘Rx_-clkl6的每個(gè)上升沿采樣，為了保證最大可行度，在理想情況下將在每比特時(shí)間中間進(jìn)行采樣。首先判斷起始位，當檢測Rxd_syn至少連續半個(gè)位時(shí)鐘為低電平時(shí)，即從第一次檢測到低電平之后，再連續9次檢測，如果Rxd_syn為低電平的次數大于等于8次，則認為起始位到來(lái)，此時(shí)應該在起始位中間后兩個(gè)Rx_clkl6處。之后每隔16個(gè)Rx_clkl6時(shí)鐘周期在14，15，16個(gè)上升沿到來(lái)時(shí)分別采樣，然后對3次采樣結果取至少兩次相等的數據作為所接收到的值，以保證接收數據的準確性。8個(gè)數據位采集完畢之后，根據Sel_parity[1．．O]信號判斷是否奇偶校驗，如果有校驗需求，則對第9個(gè)數據位的數據同樣做3次采樣取兩次相同值作為接收到的奇偶校驗位，同時(shí)計算奇偶校驗結果。在停止位(不包括起始位，無(wú)校驗時(shí)為第9位，有校驗時(shí)為第10位)到來(lái)時(shí)，同樣經(jīng)過(guò)3次采樣，但是只要檢測到1位為高就認為停止位正確，為了減少狀態(tài)機數量，可以在停止位到來(lái)時(shí)比較計算所得奇偶校驗位和接收到的奇偶校驗位從而判定接收數據是否奇偶校驗錯誤。由于接收控制器一定會(huì )讀取前一個(gè)數據字節并清零RDRF，所以常見(jiàn)的UART里的超限(overrun)錯誤這里并沒(méi)有出現。圖3為用QuartusⅡ軟件自帶仿真器仿真結果。
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