AD9779A的寄存器配置及PLL頻帶優(yōu)化

　　AD9779A的PLL VCO(壓控振蕩器)有效運行范圍1.0～2.0GHz，在這個(gè)范圍內有63個(gè)頻率重疊帶，如圖3所示。對于期望的VCO輸出頻率，有多個(gè)有效的PLL頻帶值供選擇。但各個(gè)頻帶的鎖定范圍隨溫度的變化而變化。各個(gè)頻帶的中心頻率隨溫度的升高而降低，隨溫度的降低而升高。每個(gè)器件在特定的溫度下都有一個(gè)最優(yōu)的PLL頻帶選擇值，而且各個(gè)器件之間也有30～40 MHz的誤差。因此，需要為每個(gè)器件選擇合適的PLL頻帶值。

圖3 25℃環(huán)境下的典型鎖定范圍

　　AD9779A具有PLL頻帶自動(dòng)選擇功能，當自動(dòng)選擇功能啟用時(shí)，能得到一個(gè)PLL的鎖定頻帶，通過(guò)SPI讀取相應的寄存器得到該頻帶值，即當前溫度下的優(yōu)化頻帶。為了在整個(gè)溫度范圍內獲得最佳的PLL性能，PLL必須用表4所列的設置。

表4 PLL設置

　　4．1 使用溫度傳感器配置PLL頻帶

　　當器件在一個(gè)極端溫度下啟動(dòng)，PLL自動(dòng)模式下得到的頻帶值在另一個(gè)溫度下可能無(wú)法保持鎖定。AD9779A在-40～+85℃環(huán)境下的PLL頻帶配置方法如下：

　?、?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/配置">配置N1(Register 0x09，Bits[6：5])和N2(Register 0x09，Bits[4：3])。

　?、谠O置PLL頻帶值為63(Register 0x08，Bits[7：2])，開(kāi)啟PLL自動(dòng)模式。

　?、鄣鹊絇LL_LOCK引腳或PLL鎖定指示器(Register 0x00，Bit1)變成高電平。這個(gè)過(guò)程大概5 ms。

　?、茏x回6位的PLL頻帶值(Register 0x08，Bits[7：2])。

　?、莓擯LL自動(dòng)選擇完成，根據溫度，通過(guò)向(Register0x08，Bits[7：2])寫(xiě)入回讀值來(lái)設置PLL頻帶。

　　這個(gè)過(guò)程要求在啟動(dòng)或復位時(shí)檢測溫度，以達到PLL頻帶值的最優(yōu)化。如果最優(yōu)頻帶在0～31范圍內(低VCO頻率)，參考表5。

表5 PLL頻帶優(yōu)化設置（頻帶值0～31）

　　如果最優(yōu)頻帶在32～62范圍內(高VCO頻率)，參考表6。

表6 PLL頻帶優(yōu)化設置（頻帶值32～62）

　　4．2 工廠(chǎng)校準模式設定PLL頻帶

　　如果沒(méi)有溫度傳感器，可以在室溫(約25℃±10℃)下進(jìn)行工廠(chǎng)校準法。步驟如下：

　?、僭O置N1(Register 0x09，Bits[6：5])和N2(Register 0x09，Bits[4：3])。

　?、谠O置PLL頻帶值為63(Register 0x08，Bits[7：2])，開(kāi)啟PLL自動(dòng)模式。

　?、鄣鹊絇LL_LOCK引腳或PLL鎖定指示器(Register 0x00，Bitl)變成高電平。這個(gè)過(guò)程大概5 ms。

　?、茏x回6位的PLL頻帶值(Register 0x08，Bits[7：2])。

　?、菹蚍且资源鎯ζ鲗?xiě)入PLL頻帶值。系統上電或重啟時(shí)，通過(guò)SPI載入PLL頻帶值到Register 0x08，Bits[7：2]。

　　4．3 PLL頻帶優(yōu)化程序

　　結語(yǔ)

　　AD9779A在信號發(fā)生器中是數模轉換的關(guān)鍵部分，實(shí)際使用中根據工程需要來(lái)配置AD9779A內部寄存器。經(jīng)檢驗20℃當輸入時(shí)鐘為150 MHz，N1=2，N2=4時(shí)，PLL頻帶值穩定在010010(18)，fvco范圍為1 174～1 231MHz。輸入時(shí)鐘為100 MHz，N1=4，N2=4時(shí)，PLL頻帶值穩定在100111(39)，fvco范圍為1 564～1 639 MHz。SPI通信程序也可用于信號發(fā)生器的直流偏置和輸出校準部分，從而簡(jiǎn)化系統的軟件設計。