基于DSP平臺的多音平行體制調制端的實(shí)現

摘要 以32音并行體制為例，利用DSP平臺實(shí)現了多音并行體制的調制端，給出了其主要模塊的具體實(shí)現方法。由于并行體制技術(shù)成熟、成本低、高性?xún)r(jià)比對提高數據傳輸速率、消除多徑衰落有益。
關(guān)鍵詞 多音并行體制；調制；傅里葉變換；DSP

短波通信中常采用多音并行和單音串行兩種體制來(lái)進(jìn)行高速數據的傳輸。單音串行體制僅采用一個(gè)載波，串行發(fā)送數據信號。由于每個(gè)碼元占據了整個(gè)頻譜，碼元寬度窄，當傳輸高速數據時(shí)，實(shí)現復雜，且碼間串擾嚴重。而多音并行體制的主要思想就是把高速串行信道分裂成許多低速的并行信道，以適應短波信道低速傳輸的特性，在每個(gè)子信道上傳送一個(gè)副載波，采用頻分正交調制，用多個(gè)副載波并行傳輸的方法提高速率。并行體制的傳輸，是采用加寬碼元寬度，使其遠大于多徑時(shí)延，消除多徑衰落的影響。并行體制技術(shù)成熟、成本低，具有較高的性?xún)r(jià)比。本文以32音體制為例說(shuō)明短波并行體制調制端的DSP具體實(shí)現方法。

1 32音并行體制調制端的設計
本并行體制在音頻頻帶內采用32個(gè)正交副載波音，對比特同步數據傳送采用正交差分相移鍵控(QDPSK)調制。
具體設計要求：
(1)在數據輸入端口接收不同速率的串行二進(jìn)制數據：300 b·s-1，600 b·s-1，1 200 b·s-1；
(2)對接收到的二進(jìn)制數據完成前向糾錯(FEC)編碼和交織；
(3)每個(gè)單音上采用QDPSK調制；
(4)采用32個(gè)正交載波音，每個(gè)音相隔56．25 Hz；
(5)采用某種分集方式。
圖1為多音并行體制下發(fā)射端功能框圖。

2 軟硬件平臺介紹
本文實(shí)現多音并行調制端的硬件平臺如圖2所示，主要由計算機PC、DSP-TMS320C6416、A／D芯片TLV320AIC20組成。DSP通過(guò)多通道緩沖串口1(McBSP1)與計算機相互通信，同時(shí)通過(guò)多通道緩沖串口0(McBSPO)與TLV320AIC20相互通信。

本平臺采用的TMS320C64xx系列是2000年3月TI正式發(fā)布的定點(diǎn)系列，主頻1．1 GHz，處理速度接近9 000 MI·s-1總體性能比C62xx提高了10～15倍。
TLV320AIC20是TI公司生產(chǎn)的一款低功耗高性能的雙通道A／D芯片，可含有兩個(gè)16位A／D通道和兩個(gè)16位D／A通道，完成模擬與數字話(huà)音的轉換工作，軟件可編程寄存器內含有6種可編程的控制寄存器，配置方便。
軟件平臺采用CCS(Code Composer Studio)系統，其包含一整套用于開(kāi)發(fā)和調試嵌入式應用的工具。它包含適用于每個(gè)TI器件系列的編譯器、源碼編輯器、項目構建環(huán)境、調試器、描述器、仿真器以及多種其它功能。

3 并行體制關(guān)鍵模塊的具體實(shí)現
3．1 核心模塊-FFT
由于發(fā)送信號是一組余弦函數的疊加。假設信號是由一組N個(gè)頻率為f1，f2，f3，…，fN，初始相位為θ1，θ2，θ3，…，θN，幅度為A的余弦信號，故其疊加后的信號為

其中，RES[]是取函數的實(shí)部。
從式(1)中可以看出，利用反傅里葉變換(IFFFT)可以方便地產(chǎn)生前導序列和生成調制信號方便。同時(shí)反傅里葉變換在DSP中運算量不大，并可以直接調用傅里葉變換，將輸入信號的格式稍加處理即可得到反傅里葉變換的結果。