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信號完整性的電路板設計準則
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時(shí)間：2011-11-30
來(lái)源：網(wǎng)絡(luò )
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6 技術(shù)選擇
不同的驅動(dòng)技術(shù)適于不同的任務(wù)。信號是點(diǎn)對點(diǎn)的還是一點(diǎn)對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時(shí)滯和噪聲裕量是多少？作為信號完整性設計的通用準則，轉換速度越慢，信號完整性越好。50MHZ時(shí)鐘采用500PS上升時(shí)間是沒(méi)有理由的。一個(gè)2-3NS的擺率控制器件速度要足夠快，才能保證SI的品質(zhì)，并有助于解決象輸出同步交換(SSO)和電磁兼容(EMC)等問(wèn)題。
在新型FPGA可編程技術(shù)或者用戶(hù)定義ASIC中，可以找到驅動(dòng)技術(shù)的優(yōu)越性。采用這些定制(或者半定制)器件，你就有很大的余地選定驅動(dòng)幅度和速度。設計初期，要滿(mǎn)足FPGA(或ASIC)設計時(shí)間的要求并確定恰當的輸出選擇，如果可能的話(huà)，還要包括引腳選擇。
在這個(gè)設計階段，要從IC供貨商那里獲得合適的仿真模型。為了有效的覆蓋SI仿真，你將需要一個(gè)SI仿真程序和相應的仿真模型(可能是IBIS模型)。
最后，在預布線(xiàn)和布線(xiàn)階段你應該建立一系列設計指南，它們包括：目標層阻抗、布線(xiàn)間距、傾向采用的器件工藝、重要節點(diǎn)拓撲和端接規劃。
7 預布線(xiàn)階段
預布線(xiàn)SI規劃的基本過(guò)程是首先定義輸入參數范圍(驅動(dòng)幅度、阻抗、跟蹤速度)和可能的拓撲范圍(最小/最大長(cháng)度、短線(xiàn)長(cháng)度等)，然后運行每一個(gè)可能的仿真組合，分析時(shí)序和SI仿真結果，最后找到可以接受的數值范圍。
接著(zhù)，將工作范圍解釋為PCB布線(xiàn)的布線(xiàn)約束條件?？梢圆捎貌煌浖ぞ邎绦羞@種類(lèi)型的“清掃”準備工作，布線(xiàn)程序能夠自動(dòng)處理這類(lèi)布線(xiàn)約束條件。對多數用戶(hù)而言，時(shí)序信息實(shí)際上比SI結果更為重要，互連仿真的結果可以改變布線(xiàn)，從而調整信號通路的時(shí)序。
在其它應用中，這個(gè)過(guò)程可以用來(lái)確定與系統時(shí)序指針不兼容的引腳或者器件的布局。此時(shí)，有可能完全確定需要手工布線(xiàn)的節點(diǎn)或者不需要端接的節點(diǎn)。對于可編程器件和ASIC來(lái)說(shuō)，此時(shí)還可以調整輸出驅動(dòng)的選擇，以便改進(jìn)SI設計或避免采用離散端接器件。
8 布線(xiàn)后SI仿真
一般來(lái)說(shuō)，SI設計指導規則很難保證實(shí)際布線(xiàn)完成之后不出現SI或時(shí)序問(wèn)題。即使設計是在指南的引導下進(jìn)行，除非你能夠持續自動(dòng)檢查設計，否則，根本無(wú)法保證設計完全遵守準則，因而難免出現問(wèn)題。布線(xiàn)后SI仿真檢查將允許有計劃地打破(或者改變)設計規則，但是這只是出于成本考慮或者嚴格的布線(xiàn)要求下所做的必要工作。
9 后制造階段
采取上述措施可以確保電路板的SI設計品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺上，利用示波器或者TDR(時(shí)域反射計)測量，將真實(shí)電路板和仿真預期結果進(jìn)行比較。這些測量數據可以幫助你改進(jìn)模型和制造參數，以便你在下一次預設計調研工作中做出更佳的(更少的約束條件)決策。
10 模型的選擇
關(guān)于模型選擇的文章很多，進(jìn)行靜態(tài)時(shí)序驗證的工程師們可能已經(jīng)注意到，盡管從器件數據表可以獲得所有的數據，要建立一個(gè)模型仍然很困難。SI仿真模型正好相反，模型的建立容易，但是模型數據卻很難獲得。本質(zhì)上，SI模型數據唯一的可靠來(lái)源是IC供貨商，他們必須與設計工程師保持默契的配合。IBIS模型標準提供了一致的數據載體，但是IBIS模型的建立及其品質(zhì)的保證卻成本高昂，IC供貨商對此投資仍然需要市場(chǎng)需求的推動(dòng)作用，而電路板制造商可能是唯一的需方市場(chǎng)。本文引用地址：http://dyxdggzs.com/article/155468.htm
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