擴頻通信系統CCSK信息調制解調算法設計

摘要：采用直序擴頻的通信系統具有較高的抗干擾能力，但通信信息速率會(huì )大幅下降。因此，在通信速率和抗干擾之間找到一個(gè)平衡點(diǎn)，是擴頻通信系統的一個(gè)重要技術(shù)問(wèn)題。文中提出了一種CCSK編碼解碼枝術(shù)，該技術(shù)可以有效地提高擴頻通信系統的通信速率。

關(guān)鍵詞：擴頻通信；數字相關(guān)；BPSK；循環(huán)移位鍵控

0 引言

在直序擴頻系統中，Nbit擴頻碼只能代表1bit信息，例如發(fā)射方發(fā)送32 bit的擴頻碼，接收方經(jīng)過(guò)相關(guān)解擴處理后得到的有效信息為1 bit，信息速率為碼速率的1／32。而通過(guò)循環(huán)移位鍵控(CCSK)信息編碼，就可以用Nbit擴頻碼代表K位信息，即(N，K)編碼。在采用32 bit擴頻碼的系統中，通過(guò)CCSK編碼將原始擴頻碼循環(huán)移位產(chǎn)生32種不同的擴頻碼，發(fā)射方通過(guò)發(fā)送原始擴頻碼的32種不同循環(huán)碼可以代表5 bit有效數據，這樣的編碼方式可以使32bit碼流攜帶5bit信息，因此，在碼速率不變的前提下，可比采用直序擴頻數據調制的信息速率提高5倍，同樣，接收方通過(guò)CCSK的相關(guān)處理，可以解調出5 bit信息。

1 CCSK信息調制算法設計

所謂CCSK信息編碼，就是通過(guò)軟件算法或硬件電路計算將預發(fā)射數據向對應擴頻碼轉換。CCSK編碼可以通過(guò)數據映射表產(chǎn)生，也可以通過(guò)邏輯電路實(shí)時(shí)計算產(chǎn)生。

通過(guò)CCSK數據映射表實(shí)現CCSK編碼，其信息轉換速率較高、處理操作較少，但需要的硬件資源較多，尤其是對于需要快速切換擴頻碼的抗干擾系統，其較大的擴頻碼集合，需要制作大量對應的CCSK碼表，因此，映射表法比較適合通過(guò)處理器(DSP)軟件計算產(chǎn)生。而實(shí)時(shí)計算實(shí)現CCSK編碼，其資源消耗較少，但處理操作較多。為提高其轉換速率，降低轉換時(shí)間，應通過(guò)FPGA設計相應邏輯電路來(lái)實(shí)現。下面以32 bit擴頻碼通信為例，詳細介紹實(shí)現兩種CCSK編碼的設計方法。

1．1 CCSK數據映射表

通過(guò)表映射實(shí)現CCSK編碼時(shí)，首先要對32 bit擴頻碼進(jìn)行數據預處理，以產(chǎn)生32 bit原擴頻碼的32個(gè)循環(huán)移位碼。假定一個(gè)32 bit擴頻序列{a0，a1，a2，…，a29，a30，a31}通過(guò)右循環(huán)移位處理可以得到的32種不同位排列次序的數據如下：

{a0，a1，a2，…，a29，a30，a31}循環(huán)右移0次帶表數據0

{a31，a0，a1，a2，…，a29，a30} 循環(huán)右移1次帶表數據1

{a30，a31，a0，a1，a2，…，a29}循環(huán)右移2次帶表數據2

……

{a1，a2，…，a29，a31，a0}循環(huán)右移31次帶表數據31

那么，實(shí)現循環(huán)移位編碼的方式如下：

假定原信息數據為N(0≤N≤31)，原擴頻碼為m(32 bitm序列)，則有32 bit映射擴頻碼M為：

M=(m>>n)0xffffffff+(m(32-n))0xffffffff

即當原信息數據為N時(shí)，將原m序列右移N位得到的32bit數據與m序列右移32-N位得到的32bit數據相加，就可得到32bit映射擴頻碼M。將0～31的5 bit數據代入上式，就可以得到32種M序列構建的CCSK擴頻碼映射表。對于具有L(L≥0)個(gè)可選擴頻碼集合的系統，可通過(guò)上式計算產(chǎn)生L個(gè)由32個(gè)元素組成的碼表。當系統對原數據進(jìn)行編碼時(shí)，即可通過(guò)擴頻碼號L和原數據N，在碼表中提取元素號為32×L+N的映射擴頻碼。

在一個(gè)擴頻碼集合較大的系統中，計算產(chǎn)生的大量碼表需要占用較多數據存儲空間。對FPGA而言，存儲碼表所占的存儲器資源比例較大但對某些DSP則相對較小，因此，用碼表映射方法實(shí)現CCSK數據編碼的方法比較適合DSP軟件處理。

1．2 CCSK邏輯編碼電路的實(shí)時(shí)計算

CCSK邏輯編碼電路實(shí)時(shí)計算同碼表映射具有類(lèi)似的算法，不同的是通過(guò)邏輯電路實(shí)時(shí)計算不必存儲大量的預處理數據，從而減少了硬件資源的消耗。其電路由兩級32 bit存儲器和多路選擇器組成，其電路原理框圖如圖1所示。該電路將32 bitm序列存儲在2個(gè)級聯(lián)的存儲器內成為一個(gè)64 bit的序列，這樣，當輸入5bit調制數據N時(shí)，預存的64 bit序列中的第N位到第N+31位輸出就是得到的32 bit序列M。一般情況下，根據輸入的原信息數據的不同，可以得到32種不同的M序列如下：

{a0，a1，a2，…，a29，a30，a31}原信息數據0

{a31，a0，a1，a2，…，a29，a30} 原信息數據1

{a30，a31，a0，a1，a2，…，a29} 原信息數據2

……

{a1，a2，…，a29，a30，a31，a0}原信息數據31

由上述可見(jiàn)，32種序列同軟件計算得到的M序列完全一致。通過(guò)FPGA內部的LE單元構建圖1所示的邏輯電路比較容易，而且消耗的硬件資源也較少。

2 CCSK信息解調算法設計

在數字中通信制系統中，要實(shí)現CCSK信息解調，首先要通過(guò)A／D采樣、正交基帶下編碼、低通濾波等數字信號處理方式對輸入中頻信號進(jìn)行相位檢測，最后采用數字相關(guān)器對正交基帶碼流進(jìn)行相關(guān)運算以產(chǎn)生I、Q兩路相關(guān)峰，再通過(guò)正交相關(guān)峰合成產(chǎn)生符號位為正的正交相關(guān)峰。圖2所示為正交基帶下變頻信號處理電路原理框圖。